TWI604429B - 閘極驅動電路 - Google Patents

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Description

閘極驅動電路
本發明係與液晶顯示面板之驅動電路有關，特別是關於一種應用於液晶顯示面板之閘極驅動電路及其運作方法。
一般而言，由於液晶顯示面板上的電晶體開關會有寄生電容且液晶顯示面板上每個像素(Pixel)的儲存電容值亦不盡相同，導致閘極驅動電路輸出至液晶顯示面板上的閘極線(Gate Lines)之閘極輸出電壓訊號在由較高的第一閘極驅動電壓(VGH)轉為較低的第二閘極驅動電壓(VGL)時會對儲存電容所要儲存的電壓有一耦合效應，即使對共同電壓(VCOM)進行調整後，液晶顯示面板所顯示之畫面仍會有閃爍(Flicker)之現象發生。
為了改善上述的畫面閃爍現象，通常會透過對閘極驅動電路之閘極輸出電壓訊號之波形進行削角(Gate Pulse Shading)的方式來進行。請參照圖1至圖3，圖1係繪示先前技術之閘極驅動電路的示意圖；圖2係繪示圖1中之控制訊號S1~S3的時序圖；圖3係繪示開始進行波形削角時受到閘極驅動電路之外部寄生電容之影響而出現之電壓急降現象的示意圖。
如圖1所示，於傳統的閘極驅動電路1中，偏壓接腳PB分別耦接外部電阻RE及外部電容CP，當閘極驅動電路1尚未對閘極輸出電壓訊 號進行削角(圖2中之T1期間)時，外部電容CP上的電荷為零；當閘極驅動電路1開始對閘極輸出電壓訊號進行削角(圖2中之T2期間)時，外部電容CP上的電荷會先與閘極驅動電路1的內部電容CG上的電荷以及閘極驅動電路1的外部負荷電容CLOAD上的電荷彼此中和，並使得偏壓接腳PB的電壓VBIAS與第一接點N1的電壓VGHP達到一穩態點，這將導致當時間進入T2時，閘極輸出電壓訊號會因為前述的電荷中和現象而先快速下降，當偏壓接腳PB的電壓VBIAS與第一接點N1的電壓VGHP達到穩態點後才會出現削角的波形。此一電壓急降現象在外部電容CP愈大的情況下愈為明顯，亦即閘極輸出電壓訊號的削角波形會受到閘極驅動電路之外部寄生電容之大小的影響而改變，亟待克服。
因此，本發明提出一種閘極驅動電路，以解決先前技術所遭遇到之上述問題。
根據本發明之一較佳具體實施例為一種閘極驅動電路。於此實施例中，閘極驅動電路應用於液晶顯示面板。閘極驅動電路包含偏壓接腳、第一電晶體、第二電晶體、第三電晶體、第四電晶體及第五電晶體。偏壓接腳分別耦接外部電阻及外部電容。第一電晶體耦接於第一閘極驅動電壓與第一接點之間，其中第一接點耦接閘極驅動電路之輸出端。第二電晶體分別耦接第二接點與第三接點，其中第二接點耦接第一接點且第三接點耦接偏壓接腳。第三電晶體相對於第二電晶體設置並分別耦接第二接點與第三接點。第四電晶體相對於第二電晶體設置並亦分別耦接第二接點與第三接點。第五電晶體相對於第二電晶體設置並亦分 別耦接第二接點與第三接點。第一電晶體、第三電晶體、第四電晶體及第五電晶體均為P型電晶體且第二電晶體為N型電晶體；第三電晶體、第四電晶體及第五電晶體彼此並聯；於閘極驅動電路之預充電期間內，第一電晶體係維持於開啟狀態下且第二電晶體係維持於關閉狀態下，第三電晶體、第四電晶體及第五電晶體係依序分別由關閉狀態轉變為開啟狀態。
於一實施例中，當閘極驅動電路結束預充電期間並進入波形削角期間內，第一電晶體由開啟狀態轉變為關閉狀態且第二電晶體由關閉狀態轉變為開啟狀態，第三電晶體、第四電晶體及第五電晶體均維持於開啟狀態下。
於一實施例中，當閘極驅動電路進入預充電期間之前，閘極驅動電路係正常運作且第一電晶體係維持於開啟狀態下，第二電晶體、第三電晶體、第四電晶體及第五電晶體均維持於關閉狀態下。
於一實施例中，當閘極驅動電路結束波形削角期間並進入一非重疊期間內，第一電晶體維持於關閉狀態下，第二電晶體由開啟狀態轉變為關閉狀態，第三電晶體、第四電晶體及第五電晶體均由開啟狀態轉變為關閉狀態。
於一實施例中，當閘極驅動電路結束非重疊期間後，閘極驅動電路係正常運作且第一電晶體由關閉狀態轉變為開啟狀態，第二電晶體、第三電晶體、第四電晶體及第五電晶體均維持於關閉狀態下。
於一實施例中，閘極驅動電路進一步包含內部電容，其一端耦接至第一接點與第二接點之間且其另一端耦接第二閘極驅動電壓， 其中第二閘極驅動電壓係低於第一閘極驅動電壓。
根據本發明之另一較佳具體實施例亦為一種閘極驅動電路。於此實施例中，閘極驅動電路應用於液晶顯示面板。閘極驅動電路包含偏壓接腳、第一電晶體~第四電晶體。偏壓接腳分別耦接外部電阻及外部電容。第一電晶體耦接於第一閘極驅動電壓與第一接點之間，其中第一接點耦接閘極驅動電路之輸出端。第二電晶體分別耦接第二接點與第三接點，其中第二接點耦接第一接點且第三接點耦接偏壓接腳。第三電晶體相對於第二電晶體設置並分別耦接第二接點與第三接點。第四電晶體耦接於第一閘極驅動電壓與偏壓接腳之間。第一電晶體、第三電晶體及第四電晶體均為P型電晶體且第二電晶體為N型電晶體；於閘極驅動電路之預充電期間內，第一電晶體係維持於開啟狀態下且第二電晶體及第三電晶體均維持於關閉狀態下，第四電晶體係由關閉狀態轉變為開啟狀態。
根據本發明之另一較佳具體實施例亦為一種閘極驅動電路。於此實施例中，閘極驅動電路應用於液晶顯示面板。閘極驅動電路包含偏壓接腳、第一電晶體~第七電晶體。偏壓接腳分別耦接外部電阻及外部電容。第一電晶體耦接於第一閘極驅動電壓與第一接點之間，其中第一接點耦接閘極驅動電路之輸出端。第二電晶體分別耦接第二接點與第三接點，其中第二接點耦接第一接點且第三接點耦接偏壓接腳。第三電晶體相對於第二電晶體設置並分別耦接第二接點與第三接點。第四電晶體耦接於第一閘極驅動電壓與第四接點之間。第四接點耦接於第三接點與偏壓接腳之間。第五電晶體耦接於第四接點與接地端之間。第六電 晶體分別耦接第五接點與第六接點，其中第五接點耦接第四接點且第六接點耦接偏壓接腳。第七電晶體相對於第六電晶體設置並分別耦接第五接點與第六接點。第一電晶體、第三電晶體、第四電晶體及第七電晶體均為P型電晶體且第二電晶體、第五電晶體及第六電晶體為N型電晶體。於閘極驅動電路之非重疊期間內，第二電晶體及第三電晶體係維持於開啟狀態下且第一電晶體、第四電晶體、第六電晶體及第七電晶體均維持於關閉狀態下。
相較於先前技術，根據本發明之閘極驅動電路及其運作方法能夠有效避免先前技術中進行閘極輸出電壓訊號之波形削角時所產生之電壓急降(Voltage Drop)現象，使得根據本發明之閘極驅動電路及其運作方法所得到之削角波形不會受到閘極驅動電路之外部寄生電容之大小的影響而改變。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
S10~S19、S20~S29、S30~44‧‧‧步驟
1、4、7、10‧‧‧閘極驅動電路
M1~M9‧‧‧第一電晶體~第九電晶體
S1~S7‧‧‧第一控制訊號~第七控制訊號
N1~N6‧‧‧第一接點~第六接點
T0、T4‧‧‧正常運作期間
T1‧‧‧預充電期間
T2‧‧‧波形削角期間
T1’、T3‧‧‧非重疊期間
VGH‧‧‧第一閘極驅動電壓
VGL‧‧‧第二閘極驅動電壓
VSS‧‧‧公共接地端電壓
VGHP‧‧‧第一接點的電壓
VBIAS‧‧‧偏壓接腳的電壓
PB‧‧‧偏壓接腳
RE‧‧‧外部電阻
CP‧‧‧外部電容
CG‧‧‧內部電容
RLOAD‧‧‧負荷電阻
CLOAD‧‧‧負荷電容
OUTPUT‧‧‧輸出端
△V‧‧‧電壓下降量
圖1係繪示先前技術之閘極驅動電路的示意圖。
圖2係繪示圖1中之控制訊號S1~S3的時序圖。
圖3係繪示開始進行波形削角時受到閘極驅動電路之外部寄生電容之影響而出現之電壓急降現象的示意圖。
圖4係繪示根據本發明之一較佳具體實施例的閘極驅動電路的示意圖。
圖5係繪示圖4中之控制訊號S1~S5的時序圖。
圖6係繪示削角波形不會受到閘極驅動電路之外部寄生電容之影響而改變的示意圖。
圖7繪示根據本發明之另一較佳具體實施例的閘極驅動電路的示意圖。
圖8係繪示圖7中之控制訊號S1~S4的時序圖。
圖9係繪示削角波形不會受到閘極驅動電路之外部寄生電容之影響而改變的示意圖。
圖10繪示根據本發明之另一較佳具體實施例的閘極驅動電路的示意圖。
圖11係繪示圖10中之控制訊號S1~S7的時序圖。
圖12係繪示削角波形不會受到閘極驅動電路之外部寄生電容之影響而改變的示意圖。
圖13繪示根據本發明之另一較佳具體實施例的閘極驅動電路運作方法的示意圖。
圖14繪示根據本發明之另一較佳具體實施例的閘極驅動電路運作方法的示意圖。
圖15繪示根據本發明之另一較佳具體實施例的閘極驅動電路運作方法的示意圖。
根據本發明之一較佳具體實施例為一種閘極驅動電路。於此實施例中，閘極驅動電路應用於液晶顯示面板，用以產生閘極輸出電壓訊號至液晶顯示面板上的複數條閘極線。
請參照圖4，圖4係繪示根據此具體實施例中之閘極驅動電 路的示意圖。如圖4所示，閘極驅動電路4包含偏壓接腳PB、第一電晶體M1、第二電晶體M2、第三電晶體M3、第四電晶體M4及第五電晶體M5。
偏壓接腳PB分別耦接外部電阻RE及外部電容CP。其中，外部電阻RE係耦接於偏壓接腳PB與公共接地端電壓VSS之間；外部電容CP亦係耦接於偏壓接腳PB與公共接地端電壓VSS之間。實際上，外部電容CP可以是一寄生電容，外部電阻RE可以是一可變電阻，但不以此為限。
第一電晶體M1耦接於第一閘極驅動電壓VGH與第一接點N1之間，其中第一接點N1耦接閘極驅動電路4之輸出端OUTPUT。第二電晶體M2分別耦接第二接點N2與第三接點N3，其中第二接點N2耦接第一接點N1且第三接點N3耦接偏壓接腳PB。
第三電晶體M3、第四電晶體M4及第五電晶體M5彼此並聯，其中第三電晶體M3相對於第二電晶體M2設置並分別耦接第二接點N2與第三接點N3；第四電晶體M4相對於第二電晶體M2設置並亦分別耦接第二接點N2與第三接點N3；第五電晶體M5相對於第二電晶體M2設置並亦分別耦接第二接點N2與第三接點N3。
需說明的是，於此實施例中，第一電晶體M1、第三電晶體M3、第四電晶體M4及第五電晶體M5均為P型電晶體且第二電晶體M2為N型電晶體，但不以此為限。第一電晶體M1、第二電晶體M2、第三電晶體M3、第四電晶體M4及第五電晶體M5之閘極分別受到第一控制訊號S1、第二控制訊號S2、第三控制訊號S3、第四控制訊號S4及第五控制訊號S5之控制而選擇性處於開啟或關閉之狀態。
實際上，如圖4所示，閘極驅動電路4還包含有內部電容 CG。內部電容CG的一端耦接至第一接點N1與第二接點N2之間且內部電容CG的另一端耦接第二閘極驅動電壓VGL，其中第二閘極驅動電壓VGL係低於第一閘極驅動電壓VGH。
此外，如圖4所示，閘極驅動電路4還包含有第六電晶體M6及第七電晶體M7，其中第六電晶體M6為P-type電晶體且第七電晶體M7為N-type電晶體。第六電晶體M6及第七電晶體M7係串接於第一接點N1與第二閘極驅動電壓VGL之間，並且第六電晶體M6及第七電晶體M7之閘極係受到第二閘極驅動電壓VGL的控制。閘極驅動電路4的輸出端OUTPUT係位於第六電晶體M6與第七電晶體M7之間，並且輸出端OUTPUT耦接外部的負荷電阻RLOAD。至於外部的負荷電容CLOAD則是耦接於負荷電阻RLOAD與公共接地端電壓VSS之間。
接著，請參照圖5，圖5係繪示圖4中之第一控制訊號S1、第二控制訊號S2、第三控制訊號S3、第四控制訊號S4及第五控制訊號S5的時序圖。
如圖5所示，於正常運作期間T0內，閘極驅動電路4係正常運作且第一電晶體M1係維持於開啟(ON)狀態下，而第二電晶體M2、第三電晶體M3、第四電晶體M4及第五電晶體M5均維持於關閉(OFF)狀態下。
當閘極驅動電路4結束正常運作期間T0時隨即進入預充電期間T1。於預充電期間T1內，第一電晶體M1仍維持於開啟(ON)狀態下且第二電晶體M2仍維持於關閉(OFF)狀態下，至於第三電晶體M3、第四電晶體M4及第五電晶體M5則會依序分別由原本的關閉(OFF)狀態轉變為開 啟(ON)狀態。
需特別說明的是，此實施例中之第三電晶體M3、第四電晶體M4及第五電晶體M5並非「同時」由原本的關閉(OFF)狀態轉變為開啟(ON)狀態，而是彼此相隔一時間差「依序」由原本的關閉(OFF)狀態轉變為開啟(ON)狀態，其主要作用在於：當剛進入預充電期間T1時，第三電晶體M3、第四電晶體M4及第五電晶體M5當中只有第三電晶體M3是開啟的，其餘兩個電晶體M4與M5則是關閉的，亦即開啟的P-type電晶體數量較少且阻抗增加產生限流，故能避免先前技術中所有P-type電晶體同時開啟導致閘極驅動電路4的內外電容上之電荷彼此中和所造成的電壓急降(Voltage Drop)現象。
當閘極驅動電路4結束預充電期間T1時隨即進入波形削角期間T2。於波形削角期間T2內，第一電晶體M1會由原本的開啟(ON)狀態轉變為關閉(OFF)狀態且第二電晶體M2會由原本的關閉(OFF)狀態轉變為開啟(ON)狀態，至於第三電晶體M3、第四電晶體M4及第五電晶體M5則都會維持於原本的開啟(ON)狀態下。
當閘極驅動電路4結束波形削角期間T2時隨即進入非重疊期間T3。於非重疊期間T3內，第一電晶體M1會維持於原本的關閉(OFF)狀態下，第二電晶體M2則會由原本的開啟(ON)狀態轉變為關閉(OFF)狀態，至於第三電晶體M3、第四電晶體M4及第五電晶體M5則都會由原本的開啟(ON)狀態轉變為關閉(OFF)狀態。
當閘極驅動電路4結束非重疊期間T3時隨即再次進入正常運作期間T4。於正常運作期間T4內，閘極驅動電路4正常運作且第一電晶 體M1會由原本的關閉(OFF)狀態轉變為開啟(ON)狀態，至於第二電晶體M2、第三電晶體M3、第四電晶體M4及第五電晶體M5則都會維持於原本的關閉(OFF)狀態下。其餘可依上述類推，於此不另行贅述。
需說明的是，如圖6所示，在預充電期間T1內，閘極輸出電壓訊號之電壓等於第一閘極驅動電壓VGH；當預充電期間T1結束並進入波形削角期間T2時，閘極輸出電壓訊號之電壓即會從原本的第一閘極驅動電壓VGH開始隨時間增加而下降；當波形削角期間T2結束並進入非重疊期間T3時，閘極輸出電壓訊號之電壓已下降至(第一閘極驅動電壓VGH-電壓下降量△V)，其中電壓下降量△V小於(第一閘極驅動電壓VGH-第二閘極驅動電壓VGL)。接著，於非重疊期間T3內，閘極輸出電壓訊號之電壓會再由(第一閘極驅動電壓VGH-電壓下降量△V)繼續下降至第二閘極驅動電壓VGL為止。
接下來，請參照圖7，於本發明之另一較佳具體實施例中，閘極驅動電路7包含偏壓接腳PB、第一電晶體M1、第二電晶體M2、第三電晶體M3及第四電晶體M4。
偏壓接腳PB分別耦接外部電阻RE及外部電容CP。其中，外部電阻RE係耦接於偏壓接腳PB與公共接地端電壓VSS之間；外部電容CP亦係耦接於偏壓接腳PB與公共接地端電壓VSS之間。實際上，外部電容CP可以是一寄生電容，外部電阻RE可以是一可變電阻，但不以此為限。
第一電晶體M1耦接於第一閘極驅動電壓VGH與第一接點N1之間，其中第一接點N1耦接閘極驅動電路4之輸出端OUTPUT。第二電晶體M2分別耦接第二接點N2與第三接點N3，其中第二接點N2耦接第一 接點N1且第三接點N3耦接偏壓接腳PB。
需特別說明的是，第三電晶體M3相對於第二電晶體M2設置並分別耦接第二接點N2與第三接點N3。第四電晶體M4耦接於第一閘極驅動電壓VGH與偏壓接腳PB之間。
於此實施例中，第一電晶體M1、第三電晶體M3及第四電晶體M4均為P型電晶體且第二電晶體M2為N型電晶體，但不以此為限。第一電晶體M1、第二電晶體M2、第三電晶體M3、第四電晶體M4及第五電晶體M5之閘極分別受到第一控制訊號S1、第二控制訊號S2、第三控制訊號S3、第四控制訊號S4及第五控制訊號S5之控制而選擇性處於開啟或關閉之狀態。
實際上，如圖7所示，閘極驅動電路7還包含有內部電容CG。內部電容CG的一端耦接至第一接點N1與第二接點N2之間且內部電容CG的另一端耦接第二閘極驅動電壓VGL，其中第二閘極驅動電壓VGL係低於第一閘極驅動電壓VGH。
此外，如圖7所示，閘極驅動電路7還包含有第五電晶體M5及第六電晶體M6，其中第五電晶體M5為P-type電晶體且第六電晶體M6為N-type電晶體。第五電晶體M5及第六電晶體M6係串接於第一接點N1與第二閘極驅動電壓VGL之間，並且第五電晶體M5及第六電晶體M6之閘極係受到第二閘極驅動電壓VGL的控制。閘極驅動電路7的輸出端OUTPUT係位於第五電晶體M5與第六電晶體M6之間，並且輸出端OUTPUT耦接外部的負荷電阻RLOAD。至於外部的負荷電容CLOAD則是耦接於負荷電阻RLOAD與公共接地端電壓VSS之間。
接著，請參照圖8，圖8係繪示圖7中之第一控制訊號S1、第二控制訊號S2、第三控制訊號S3及第四控制訊號S4的時序圖。
如圖8所示，於正常運作期間T0內，閘極驅動電路7係正常運作且第一電晶體M1係維持於開啟(ON)狀態下，而第二電晶體M2、第三電晶體M3及第四電晶體M4均維持於關閉(OFF)狀態下。
當閘極驅動電路7結束正常運作期間T0時隨即進入預充電期間T1。於預充電期間T1內，第一電晶體M1仍維持於開啟(ON)狀態下且第二電晶體M2及第三電晶體M3都仍維持於關閉(OFF)狀態下，至於第四電晶體M4則會依序分別由原本的關閉(OFF)狀態轉變為開啟(ON)狀態。
需特別說明的是，此實施例係透過將耦接於第一閘極驅動電壓VGH與偏壓接腳PB之間的第四電晶體M4由原本的關閉(OFF)狀態轉變為開啟(ON)狀態來對外部電容CP進行預充電，至於第二電晶體M2與第三電晶體M3則都維持於關閉(OFF)狀態下，使得外部電容CP上的電荷不可能與內部電容CG及外部負荷電容CLOAD上的電荷彼此中和，故能有效避免先前技術中之電壓急降現象發生。
當閘極驅動電路7結束預充電期間T1時隨即進入波形削角期間T2。於波形削角期間T2內，第一電晶體M1及第四電晶體M4均會由原本的開啟(ON)狀態轉變為關閉(OFF)狀態且第二電晶體M2及第三電晶體M3均會由原本的關閉(OFF)狀態轉變為開啟(ON)狀態。
當閘極驅動電路7結束波形削角期間T2時隨即進入非重疊期間T3。於非重疊期間T3內，第一電晶體M1及第四電晶體M4均會維持於原本的關閉(OFF)狀態下，第二電晶體M2及第三電晶體M3則會由原 本的開啟(ON)狀態轉變為關閉(OFF)狀態。
當閘極驅動電路7結束非重疊期間T3時隨即再次進入正常運作期間T4。於正常運作期間T4內，閘極驅動電路7正常運作且第一電晶體M1會由原本的關閉(OFF)狀態轉變為開啟(ON)狀態，至於第二電晶體M2、第三電晶體M3及第四電晶體M4則都會維持於原本的關閉(OFF)狀態下。其餘可依上述類推，於此不另行贅述。
需說明的是，如圖9所示，在預充電期間T1內，閘極輸出電壓訊號之電壓等於第一閘極驅動電壓VGH；當預充電期間T1結束並進入波形削角期間T2時，閘極輸出電壓訊號之電壓即會從原本的第一閘極驅動電壓VGH開始隨時間增加而下降；當波形削角期間T2結束並進入非重疊期間T3時，閘極輸出電壓訊號之電壓已下降至(第一閘極驅動電壓VGH-電壓下降量△V)，其中電壓下降量△V小於(第一閘極驅動電壓VGH-第二閘極驅動電壓VGL)。接著，於非重疊期間T3內，閘極輸出電壓訊號之電壓會再由(第一閘極驅動電壓VGH-電壓下降量△V)繼續下降至第二閘極驅動電壓VGL為止。
接下來，請參照圖10，於本發明之另一較佳具體實施例中，閘極驅動電路10包含偏壓接腳PB、第一電晶體M1、第二電晶體M2、第三電晶體M3、第四電晶體M4、第五電晶體M5、第六電晶體M6及第七電晶體M7。偏壓接腳PB分別耦接外部電阻RE及外部電容CP。其中，外部電阻RE係耦接於偏壓接腳PB與公共接地端電壓VSS之間；外部電容CP亦係耦接於偏壓接腳PB與公共接地端電壓VSS之間。實際上，外部電容CP可以是一寄生電容，外部電阻RE可以是一可變電阻，但不以此為限。
第一電晶體M1耦接於第一閘極驅動電壓VGH與第一接點N1之間，其中第一接點N1耦接閘極驅動電路4之輸出端OUTPUT。第二電晶體M2分別耦接第二接點N2與第三接點N3，其中第二接點N2耦接第一接點N1且第三接點N3耦接偏壓接腳PB。
需特別說明的是，第三電晶體M3相對於第二電晶體M2設置並分別耦接第二接點N2與第三接點N3。第四電晶體M4耦接於第一閘極驅動電壓VGH與第四接點N4之間。第四接點N4耦接於第三接點N3與偏壓接腳PB之間。第五電晶體M5耦接於第四接點N4與接地端之間。第六電晶體M6分別耦接第五接點N5與第六接點N6，其中第五接點N5耦接第四接點N4且第六接點N6耦接偏壓接腳PB。第七電晶體M7相對於第六電晶體M6設置並分別耦接第五接點N5與第六接點N6。
於此實施例中，第一電晶體M1、第三電晶體M3、第四電晶體M4及第七電晶體M7均為P型電晶體且第二電晶體M2、第五電晶體M5及第六電晶體M6為N型電晶體，但不以此為限。第一電晶體M1、第二電晶體M2、第三電晶體M3、第四電晶體M4、第六電晶體M6及第七電晶體M7之閘極分別受到第一控制訊號S1、第二控制訊號S2、第三控制訊號S3、第四控制訊號S4、第六控制訊號S6及第七控制訊號S7之控制而選擇性處於開啟或關閉之狀態。
於閘極驅動電路之預充電期間內，第二電晶體及第三電晶體係維持於開啟狀態下且第一電晶體、第四電晶體、第六電晶體及第七電晶體均維持於關閉狀態下。
實際上，如圖10所示，閘極驅動電路10還包含有內部電容 CG。內部電容CG的一端耦接至第一接點N1與第二接點N2之間且內部電容CG的另一端耦接第二閘極驅動電壓VGL，其中第二閘極驅動電壓VGL係低於第一閘極驅動電壓VGH。
此外，如圖10所示，閘極驅動電路7還包含有第八電晶體M8及第九電晶體M9，其中第八電晶體M8為P-type電晶體且第九電晶體M9為N-type電晶體。第八電晶體M8及第九電晶體M9係串接於第一接點N1與第二閘極驅動電壓VGL之間，並且第八電晶體M8及第九電晶體M9之閘極係受到第二閘極驅動電壓VGL的控制。閘極驅動電路10的輸出端OUTPUT係位於第八電晶體M8與第九電晶體M9之間，並且輸出端OUTPUT耦接外部的負荷電阻RLOAD。至於外部的負荷電容CLOAD則是耦接於負荷電阻RLOAD與公共接地端電壓VSS之間。
接著，請參照圖11，圖11係繪示圖10中之第一控制訊號S1、第二控制訊號S2、第三控制訊號S3、第四控制訊號S4、第六控制訊號S6及第七控制訊號S7的時序圖。
如圖11所示，於正常運作期間T0內，閘極驅動電路10係正常運作且第一電晶體M1及第四電晶體M4係維持於開啟(ON)狀態下，而第二電晶體M2、第三電晶體M3、第六電晶體M6及第七電晶體M7係維持於關閉(OFF)狀態下。
當閘極驅動電路10結束正常運作期間T0時隨即進入非重疊期間T1’。於非重疊期間T1’內，第一電晶體M1、第四電晶體M4、第六電晶體M6及第七電晶體M7係維持於關閉(OFF)狀態下，而第二電晶體M2及第三電晶體M3維持於開啟(ON)狀態下。
當閘極驅動電路10結束非重疊期間T1’時隨即進入波形削角期間T2。於波形削角期間T2內，第二電晶體M2、第三電晶體M3、第六電晶體M6及第七電晶體M7係維持於開啟(ON)狀態下，而第一電晶體M1、第四電晶體M4維持於關閉(OFF)狀態下。
當閘極驅動電路10結束波形削角期間T2時隨即進入非重疊期間T3。於非重疊期間T3內，第一電晶體M1、第四電晶體M4、第六電晶體M6及第七電晶體M7係維持於關閉(OFF)狀態下，而第二電晶體M2、第三電晶體M3維持於開啟(ON)狀態下。
當閘極驅動電路10結束非重疊期間T3時隨即再次進入正常運作期間T4。於正常運作期間T4內，閘極驅動電路10正常運作且第一電晶體M1及第四電晶體M4係維持於開啟(ON)狀態下，而第二電晶體M2、第三電晶體M3、第六電晶體M6及第七電晶體M7係維持於關閉(OFF)狀態下。其餘可依上述類推，於此不另行贅述。
需說明的是，如圖12所示，在非重疊期間T1’內，閘極輸出電壓訊號之電壓等於第一閘極驅動電壓VGH；當非重疊期間T1結束並進入波形削角期間T2時，閘極輸出電壓訊號之電壓即會從原本的第一閘極驅動電壓VGH開始隨時間增加而下降；當波形削角期間T2結束並進入非重疊期間T3時，閘極輸出電壓訊號之電壓已下降至(第一閘極驅動電壓VGH-電壓下降量△V)，其中電壓下降量△V小於(第一閘極驅動電壓VGH-第二閘極驅動電壓VGL)。接著，於非重疊期間T3內，閘極輸出電壓訊號之電壓會再由(第一閘極驅動電壓VGH-電壓下降量△V)繼續下降至第二閘極驅動電壓VGL為止。
根據本發明之另一較佳具體實施例為一種閘極驅動電路運作方法。於此實施例中，閘極驅動電路運作方法用以運作應用於液晶顯示面板之閘極驅動電路。閘極驅動電路包含偏壓接腳、第一電晶體、第二電晶體、第三電晶體、第四電晶體及第五電晶體。其中，第一電晶體、第三電晶體、第四電晶體及第五電晶體均為P型電晶體且第二電晶體為N型電晶體。
偏壓接腳分別耦接外部電阻及外部電容。第一電晶體耦接於第一閘極驅動電壓與第一接點之間。第一接點耦接閘極驅動電路之輸出端。第二電晶體分別耦接第二接點與第三接點。第二接點耦接第一接點且第三接點耦接偏壓接腳。
此外，閘極驅動電路可進一步包含內部電容。內部電容之一端耦接至第一接點與第二接點之間且其另一端耦接第二閘極驅動電壓，其中第二閘極驅動電壓係低於第一閘極驅動電壓。
請參照圖13，圖13繪示根據此實施例中之閘極驅動電路運作方法的示意圖。如圖13所示，閘極驅動電路運作方法包含下列步驟：(S10)該方法將第三電晶體、第四電晶體及第五電晶體彼此並聯且均相對於第二電晶體設置並分別耦接第二接點與第三接點；(S12)於閘極驅動電路之正常運作期間內，閘極驅動電路係正常運作且該方法維持第一電晶體於開啟狀態下，並分別維持第二電晶體、第三電晶體、第四電晶體及第五電晶體於關閉狀態下；(S14)於閘極驅動電路之預充電期間內，該方法維持第一電晶體於開啟狀態下且維持第二電晶體於關閉狀態下，並將第三電晶 體、第四電晶體及第五電晶體依序分別由關閉狀態轉變為開啟狀態；(S16)於閘極驅動電路之波形削角期間內，該方法將第一電晶體由開啟狀態轉變為關閉狀態以及將第二電晶體由關閉狀態轉變為開啟狀態，並分別維持第三電晶體、第四電晶體及第五電晶體於開啟狀態下；(S18)於閘極驅動電路之非重疊期間內，該方法維持第一電晶體於關閉狀態下，並將第二電晶體由開啟狀態轉變為關閉狀態以及分別將第三電晶體、第四電晶體及第五電晶體由開啟狀態轉變為關閉狀態；(S19)當閘極驅動電路結束非重疊期間後，閘極驅動電路再次回到正常運作期間，該方法將第一電晶體由關閉狀態轉變為開啟狀態，並分別維持第二電晶體、第三電晶體、第四電晶體及第五電晶體於關閉狀態下。
根據本發明之另一較佳具體實施例亦為一種閘極驅動電路運作方法。於此實施例中，閘極驅動電路運作方法用以運作應用於液晶顯示面板之閘極驅動電路。閘極驅動電路包含偏壓接腳、第一電晶體、第二電晶體、第三電晶體及第四電晶體。偏壓接腳分別耦接外部電阻及外部電容。第一電晶體耦接於第一閘極驅動電壓與第一接點之間。第一接點耦接閘極驅動電路之輸出端。第二電晶體分別耦接第二接點與第三接點。第二接點耦接第一接點且第三接點耦接偏壓接腳。第一電晶體、第三電晶體及第四電晶體均為P型電晶體且第二電晶體為N型電晶體。
請參照圖14，圖14繪示根據此實施例中之閘極驅動電路運 作方法的示意圖。如圖14所示，閘極驅動電路運作方法包含下列步驟：(S20)將第三電晶體相對於第二電晶體設置並分別耦接第二接點與第三接點並將第四電晶體耦接於第一閘極驅動電壓與偏壓接腳之間；(S22)於閘極驅動電路之正常運作期間，閘極驅動電路係正常運作且該方法維持第一電晶體於開啟狀態下，並分別維持第二電晶體、第三電晶體及第四電晶體於關閉狀態下；(S24)於閘極驅動電路之預充電期間內，該方法維持第一電晶體於開啟狀態下且分別維持第二電晶體及第三電晶體於關閉狀態下，並將第四電晶體由關閉狀態轉變為開啟狀態；(S26)於閘極驅動電路之波形削角期間內，該方法分別將第一電晶體及第四電晶體由開啟狀態轉變為關閉狀態並分別將第二電晶體及第三電晶體由關閉狀態轉變為開啟狀態；(S28)於閘極驅動電路之非重疊期間內，該方法分別維持第一電晶體及第四電晶體於關閉狀態下，並分別將第二電晶體及第三電晶體由開啟狀態轉變為關閉狀態；(S29)當閘極驅動電路結束非重疊期間後，閘極驅動電路再次回到正常運作期間，該方法將第一電晶體由關閉狀態轉變為開啟狀態，並分別維持第二電晶體、第三電晶體及第四電晶體於關閉狀態下。
根據本發明之另一較佳具體實施例亦為一種閘極驅動電路運作方法。於此實施例中，閘極驅動電路運作方法用以運作應用於液晶顯示面板之閘極驅動電路。閘極驅動電路包含偏壓接腳、第一電晶體~ 第七電晶體。偏壓接腳分別耦接外部電阻及外部電容。第一電晶體耦接於第一閘極驅動電壓與第一接點之間，其中第一接點耦接閘極驅動電路之輸出端。第二電晶體分別耦接第二接點與第三接點，其中第二接點耦接第一接點且第三接點耦接偏壓接腳。第五電晶體耦接於第四接點與接地端之間。第六電晶體分別耦接第五接點與第六接點，其中第五接點耦接第四接點且第六接點耦接偏壓接腳。第一電晶體、第三電晶體、第四電晶體及第七電晶體均為P型電晶體且第二電晶體、第五電晶體及第六電晶體為N型電晶體。
請參照圖15，圖15繪示根據此實施例中之閘極驅動電路運作方法的示意圖。如圖15所示，閘極驅動電路運作方法包含下列步驟：(S30)該方法將第三電晶體相對於第二電晶體設置並分別耦接第二接點與第三接點；(S32)該方法將第四電晶體耦接於第一閘極驅動電壓與第四接點之間，其中第四接點耦接於第三接點與偏壓接腳之間；(S34)該方法將第七電晶體相對於第六電晶體設置並分別耦接第五接點與第六接點；(S36)於閘極驅動電路之正常運作期間內，該方法維持第一電晶體及第四電晶體於開啟(ON)狀態下，並維持第二電晶體、第三電晶體、第六電晶體及第七電晶體於關閉(OFF)狀態下；(S38)於閘極驅動電路之非重疊期間內，該方法維持第二電晶體及第三電晶體於開啟狀態下，並維持第一電晶體、第四電晶體、第六電晶體及第七電晶體於關閉狀態下； (S40)於閘極驅動電路之波形削角期間內，該方法維持第二電晶體、第三電晶體、第六電晶體及第七電晶體於開啟(ON)狀態下，並維持第一電晶體、第四電晶體於關閉(OFF)狀態下；(S42)於閘極驅動電路之另一非重疊期間內，該方法維持第二電晶體、第三電晶體於開啟(ON)狀態下，並維持第一電晶體、第四電晶體、第六電晶體及第七電晶體於關閉(OFF)狀態下；以及(S44)當閘極驅動電路結束另一非重疊期間並再次進入正常運作期間，於正常運作期間內，該方法維持第一電晶體及第四電晶體於開啟(ON)狀態下，並維持第二電晶體、第三電晶體、第六電晶體及第七電晶體於關閉(OFF)狀態下。其餘可依上述類推，於此不另行贅述。
相較於先前技術，根據本發明之閘極驅動電路及其運作方法能夠有效避免先前技術中進行波形削角時所產生之電壓急降(Voltage Drop)現象，使得根據本發明之閘極驅動電路及其運作方法所得到之削角波形不會受到閘極驅動電路之外部寄生電容之大小的影響而改變。
由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
10‧‧‧閘極驅動電路
M1~M9‧‧‧第一電晶體~第九電晶體
S1~S7‧‧‧第一控制訊號~第七控制訊號
N1~N6‧‧‧第一接點~第六接點
VGH‧‧‧第一閘極驅動電壓
VGL‧‧‧第二閘極驅動電壓
VSS‧‧‧公共接地端電壓
VGHP‧‧‧第一接點的電壓
VBIAS‧‧‧偏壓接腳的電壓
PB‧‧‧偏壓接腳
RE‧‧‧外部電阻
CP‧‧‧外部電容
CG‧‧‧內部電容
RLOAD‧‧‧負荷電阻
CLOAD‧‧‧負荷電容
OUTPUT‧‧‧輸出端

Claims (18)

  1. 一種閘極驅動電路，應用於一液晶顯示面板，該閘極驅動電路包含：一偏壓接腳，分別耦接一外部電阻及一外部電容；一第一電晶體，耦接於一第一閘極驅動電壓與一第一接點之間，其中該第一接點耦接該閘極驅動電路之一輸出端；一第二電晶體，分別耦接一第二接點與一第三接點，其中該第二接點耦接該第一接點且該第三接點耦接該偏壓接腳；一第三電晶體，分別耦接該第二接點與該第三接點；一第四電晶體，分別耦接該第二接點與該第三接點；以及一第五電晶體，分別耦接該第二接點與該第三接點；其中，該第一電晶體、該第三電晶體、該第四電晶體及該第五電晶體均為P型電晶體且該第二電晶體為N型電晶體；該第二電晶體設置於該第二接點與該第三接點之一側且該第三電晶體、該第四電晶體及該第五電晶體彼此並聯設置於該第二接點與該第三接點之另一側；於該閘極驅動電路之一預充電(Pre-charge)期間內，該第一電晶體係維持於開啟狀態下且該第二電晶體係維持於關閉狀態下，該第三電晶體、該第四電晶體及該第五電晶體係依序分別由關閉狀態轉變為開啟狀態。
  2. 如申請專利範圍第1項所述之閘極驅動電路，其中當該閘極驅動電路結束該預充電期間並進入一削角(Pulse Shading)期間內，該第一電晶體由開啟狀態轉變為關閉狀態且該第二電晶體由關閉狀態轉變為開啟狀態，該第三電晶體、該第四電晶體及該第五電晶體均維持於開啟狀態下。
  3. 如申請專利範圍第1項所述之閘極驅動電路，其中當該閘極驅動電路進入該預充電期間之前，該閘極驅動電路係正常運作且該第一電晶體係維持於開啟狀態下，該第二電晶體、該第三電晶體、該第四 電晶體及該第五電晶體均維持於關閉狀態下。
  4. 如申請專利範圍第2項所述之閘極驅動電路，其中當該閘極驅動電路結束該波形削角期間並進入一非重疊(Non-overlap)期間內，該第一電晶體維持於關閉狀態下，該第二電晶體由開啟狀態轉變為關閉狀態，該第三電晶體、該第四電晶體及該第五電晶體均由開啟狀態轉變為關閉狀態。
  5. 如申請專利範圍第4項所述之閘極驅動電路，其中當該閘極驅動電路結束該非重疊期間後，該閘極驅動電路係正常運作且該第一電晶體由關閉狀態轉變為開啟狀態，該第二電晶體、該第三電晶體、該第四電晶體及該第五電晶體均維持於關閉狀態下。
  6. 如申請專利範圍第1項所述之閘極驅動電路，進一步包含：一內部電容，其一端耦接至該第一接點與該第二接點之間且其另一端耦接一第二閘極驅動電壓，其中該第二閘極驅動電壓係低於該第一閘極驅動電壓。
  7. 一種閘極驅動電路，應用於一液晶顯示面板，該閘極驅動電路包含：一偏壓接腳，分別耦接一外部電阻及一外部電容；一第一電晶體，耦接於一第一閘極驅動電壓與一第一接點之間，其中該第一接點耦接該閘極驅動電路之一輸出端；一第二電晶體，分別耦接一第二接點與一第三接點且設置於該第二接點與該第三接點之一側，其中該第二接點耦接該第一接點且該第三接點耦接該偏壓接腳；一第三電晶體，分別耦接該第二接點與該第三接點且設置於該第二接點與該第三接點之另一側；以及一第四電晶體，耦接於該第一閘極驅動電壓與該偏壓接腳之間；其中，該第一電晶體、該第三電晶體及該第四電晶體均為P型電晶 體且該第二電晶體為N型電晶體；於該閘極驅動電路之一預充電期間內，該第一電晶體係維持於開啟狀態下且該第二電晶體及該第三電晶體均維持於關閉狀態下，該第四電晶體係由關閉狀態轉變為開啟狀態。
  8. 如申請專利範圍第7項所述之閘極驅動電路，其中當該閘極驅動電路結束該預充電期間並進入一波形削角期間內，該第一電晶體及該第四電晶體均由開啟狀態轉變為關閉狀態且該第二電晶體及該第三電晶體均由關閉狀態轉變為開啟狀態。
  9. 如申請專利範圍第7項所述之閘極驅動電路，其中當該閘極驅動電路進入該預充電期間之前，該閘極驅動電路係正常運作且該第一電晶體係維持於開啟狀態下，該第二電晶體、該第三電晶體及該第四電晶體均維持於關閉狀態下。
  10. 如申請專利範圍第8項所述之閘極驅動電路，其中當該閘極驅動電路結束該波形削角期間並進入一非重疊期間內，該第一電晶體及該第四電晶體均維持於關閉狀態下，該第二電晶體及該第三電晶體均由開啟狀態轉變為關閉狀態。
  11. 如申請專利範圍第10項所述之閘極驅動電路，其中當該閘極驅動電路結束該非重疊期間後，該閘極驅動電路係正常運作且該第一電晶體由關閉狀態轉變為開啟狀態，該第二電晶體、該第三電晶體及該第四電晶體均維持於關閉狀態下。
  12. 如申請專利範圍第7項所述之閘極驅動電路，進一步包含：一內部電容，其一端耦接至該第一接點與該第二接點之間且其另一端耦接一第二閘極驅動電壓，其中該第二閘極驅動電壓係低於該第一閘極驅動電壓。
  13. 一種閘極驅動電路，應用於一液晶顯示面板，該閘極驅動電路包含： 一偏壓接腳，分別耦接一外部電阻及一外部電容；一第一電晶體，耦接於一第一閘極驅動電壓與一第一接點之間，其中該第一接點耦接該閘極驅動電路之一輸出端；一第二電晶體，分別耦接一第二接點與一第三接點且設置於該第二接點與該第三接點之一側，其中該第二接點耦接該第一接點且該第三接點耦接該偏壓接腳；一第三電晶體，分別耦接該第二接點與該第三接點且設置於該第二接點與該第三接點之另一側；一第四電晶體，耦接於該第一閘極驅動電壓與一第四接點之間，其中該第四接點耦接於該第三接點與該偏壓接腳之間；一第五電晶體，耦接於該第四接點與一接地端之間；一第六電晶體，分別耦接一第五接點與一第六接點且設置於該第五接點與該第六接點之一側，其中該第五接點耦接該第四接點且該第六接點耦接該偏壓接腳；以及一第七電晶體，分別耦接該第五接點與該第六接點且設置於該第五接點與該第六接點之另一側；其中，該第一電晶體、該第三電晶體、該第四電晶體及該第七電晶體均為P型電晶體且該第二電晶體、該第五電晶體及該第六電晶體為N型電晶體；於該閘極驅動電路之一非重疊期間內，該第二電晶體及該第三電晶體係維持於開啟狀態下且該第一電晶體、該第四電晶體、該第六電晶體及該第七電晶體均維持於關閉狀態下。
  14. 如申請專利範圍第13項所述之閘極驅動電路，其中當該閘極驅動電路結束該非重疊期間並進入一波形削角期間時，該第六電晶體及該第七電晶體均由關閉狀態轉變為開啟狀態，而該第一電晶體及該第四電晶體仍維持於關閉狀態下且該第二電晶體及該第三電晶體係 仍維持於開啟狀態下。
  15. 如申請專利範圍第13項所述之閘極驅動電路，其中當該閘極驅動電路進入該非重疊期間之前，該閘極驅動電路係正常運作且該第一電晶體及該第四電晶體係維持於開啟狀態下，而該第二電晶體、該第三電晶體、該第六電晶體及該第七電晶體係維持於關閉狀態下。
  16. 如申請專利範圍第14項所述之閘極驅動電路，其中當該閘極驅動電路結束該波形削角期間並進入另一非重疊期間時，該第六電晶體及該第七電晶體均由開啟狀態轉變為關閉狀態，而該第一電晶體及該第四電晶體仍維持於關閉狀態下且該第二電晶體及該第三電晶體係仍維持於開啟狀態下。
  17. 如申請專利範圍第16項所述之閘極驅動電路，其中當該閘極驅動電路結束該另一非重疊期間後，該閘極驅動電路係正常運作且該第一電晶體及該第四電晶體均由關閉狀態轉變為開啟狀態，而該第二電晶體及該第三電晶體均由開啟狀態轉變為關閉狀態。
  18. 如申請專利範圍第13項所述之閘極驅動電路，進一步包含：一內部電容，其一端耦接至該第一接點與該第二接點之間且其另一端耦接一第二閘極驅動電壓，其中該第二閘極驅動電壓係低於該第一閘極驅動電壓。
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CN102074180A (zh) * 2009-11-24 2011-05-25 瑞鼎科技股份有限公司 栅极驱动器及其运行方法
CN102368378B (zh) * 2011-09-20 2014-07-16 昆山龙腾光电有限公司 栅极驱动单元及栅极驱动电路
CN103680427A (zh) * 2012-09-07 2014-03-26 瀚宇彩晶股份有限公司 液晶显示器及其移位寄存装置
KR101990568B1 (ko) * 2013-07-24 2019-06-19 삼성디스플레이 주식회사 주사 구동 장치 및 이를 이용한 유기발광표시장치
CN104240664B (zh) * 2014-09-12 2016-07-27 深圳市华星光电技术有限公司 驱动电路及液晶显示装置

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