TWI593020B - Plasma processing apparatus and plasma processing method - Google Patents

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TWI593020B TW104130145A TW104130145A TWI593020B TW I593020 B TWI593020 B TW I593020B TW 104130145 A TW104130145 A TW 104130145A TW 104130145 A TW104130145 A TW 104130145A TW I593020 B TWI593020 B TW I593020B
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Description

電漿處理裝置及電漿處理方法
本發明係有關在半導體積體電路的製造等，蝕刻處理基板狀之試料時，檢測蝕刻結束點之電漿處理裝置或電漿處理方法，特別是有關將包含預先設置於配置在真空容器內之處理室內的半導體晶圓等之基板狀的試料上面之處理對象的膜之膜構造，形成於處理室內，使用形成於處理室內之電漿，而檢測處理蝕刻處理之狀態同時進行之電漿處理裝置及電漿處理方法。
在從半導體晶圓等之基板狀的試料製造半導體裝置之製造工程中，對於加以形成於該晶圓表面上之各種材料的膜層，特別是介電材料的膜層之除去或在該膜之圖案的形成，廣泛加以使用採用形成於真空容器內之處理室的電漿之乾蝕刻的技術。在使用如此之電漿的蝕刻處理裝置中，對於導入至真空容器內之處理用空間的處理室內之處理氣體，使電場或磁場作用而進行電漿化，經由使所得到之電漿內的離子等帶電粒子或高活性之粒子(自由基)與包含預先加以配置於晶圓表面之處理對象的膜層之膜構 造反應而蝕刻加工該處理對象的膜者則為一般性。
在如此之晶圓的蝕刻處理中，知道有在所形成之電漿的發光之特定波長的強度則伴隨被處理膜的蝕刻進行而產生變化者。因此，自以往知道有於處理中檢測自如此之處理中的電漿之特定波長之發光強度的變化，依據此檢測的結果，經由蝕刻而加以除去膜或者檢測到達至所期望深度為止之蝕刻終點之技術。
特別是為了達成半導體裝置之更高集成度化或加工的細微化，而在蝕刻處理的工程中，將被處理膜之殘餘厚度，以特定值使處理結束者則成為重要。作為將如此之被處理膜之厚度作為特定值而使蝕刻處理結束之技術，知道有因應伴隨蝕刻的進行而被處理膜之殘餘厚度減少之情況，利用自包含被處理膜之晶圓表面的光係形成干擾的波形情況，使用干擾的光(干擾光)強度的變化而檢測殘餘膜厚的技術。
另外，塗佈光罩材於晶圓上後，例如，有著蝕刻矽基板，將為了電性分離晶圓上的元件的溝，形成為矽之工程。此情況，將矽基板，僅所決定之深度量進行蝕刻，使處理結束之情況則成為重要。
例如，對於專利文獻1係揭示有檢測干擾光之至少2種類的波長，使用此等複數的波長之干擾光強度的值而檢測被處理膜之殘餘厚度者。另外，對於專利文獻2係揭示有檢測複數波長的干擾光，經由比較有關將預先求得之複數波長的波長作為參數之干擾光的強度的資料之 圖案，和有關實際所得到之干擾光強度之資料之時，檢測被處理膜之殘餘膜厚的技術。
另外，在專利文獻3中，知道有入射自外部之既知的光，觀測從晶圓反射之3個光的波長，進行頻率數解析，算出蝕刻深度之方法。在專利文獻4中，知道有觀測電漿光則經由被處理材而反射的干擾光，將干擾波形，經由波長帶域而使光罩成分與階差成分分離，算出蝕刻深度之方法。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2001-085388號公報
[專利文獻2]日本特開2003-083720號公報
[專利文獻3]日本特開2010-034582號公報
[專利文獻4]日本特開2003-83720號公報
上述以往技術係對於如以下的點有著考慮不充分之故，產生有問題。
例如，經由LPCVD(Low Pressure Chemical Vapor Deposition)而加以成膜之氧化膜係知道有膜的厚度之再現性為低者，其再現性係被指有10%程度。另一方 面，在蝕刻工程中，被處理膜之厚度即使具有如此之不均，在專利文獻1或專利文獻2揭示之技術中，由檢測因應殘餘膜厚度之絕對值的干擾光強度的變化者，亦可精確度佳地檢測被處理膜之殘餘厚度者。
但，對於被處理膜之下層的膜之基底膜的膜則為透過光的材質，其厚度對於各試料具有大的不均情況，在各個晶圓所得到之干擾光的強度係假設被處理膜之殘餘厚度即使為相同而亦成為不同之故，而產生有無法正確地檢測被處理膜之殘餘厚度之問題。對於如此之問題，在上述以往的技術中係未被考慮到。
本發明之第1目的係提供：於使用電漿之蝕刻處理中，精密地檢測處理對象的膜之殘餘厚度而使處理的產率提升之電漿處理裝置及電漿處理方法者。
另外，為了分離形成於晶圓上之各元件間，將作成為矽的溝深度，僅所決定之深度量進行蝕刻，而使處理結束之情況則為重要。
但在專利文獻3中，對於以下的點，產生有問題。從晶圓反射的光則僅考慮被蝕刻膜(矽)的表層與蝕刻底部之干擾。實際上，亦從加以形成於矽上部，例如光阻劑光罩的表層反射之故，有必要考慮光阻劑光罩之殘膜量。因此，在此方式中，無法正確地檢出被蝕刻膜(矽)的深度者。
另外在專利文獻4中，對於以下的點，產生有問題。例如，在所有的波長，光罩成分的干擾波形與階 差成分之干擾波形則重疊之情況，在波長帶域無法分離光罩成分與階差成分。因此，在此方式中，有著無法正確地檢出被蝕刻膜(矽)的深度之情況。
本發明之第2目的係提供：從加以形成於基板上的光罩材，降低影響而高精確度地檢測蝕刻量，使處理的產率提升之電漿處理裝置或電漿處理方法者。
上述目的係預先加以形成於載置在真空容器內部之處理室內的晶圓上面之膜構造，使用形成包含處理對象的膜及加以配置於其下方的基底膜之膜構造於前述處理室內之電漿而處理之電漿處理方法，其中，經由具備：將在任意的前述晶圓上之前述膜構造的處理中，從前述處理對象的膜所得到之干擾光的波長作為參數之強度的實際圖案與將在前述任意的晶圓之處理之前，處理預先具有其他之晶圓上面之前述處理對象的膜及前述基底膜之3個以上之不同厚度之前述基底膜之膜構造所得到之該處理中之前述干擾光的波長作為參數之強度的圖案之中，使用比較合成2個之檢測用圖案的資料與前述實際圖案的資料之結果而算出前述任意之晶圓的處理中之特定之時刻的前述處理對象的膜之蝕刻量之步驟，和使用前述蝕刻量而判定對於前述處理對象的膜之前述處理的目標之到達之步驟之時而加以達成。
考慮加以形成於被處理材之下方的基底膜之影響，可正確地檢測被處理材之殘餘膜厚值者。另外，考慮加以形成於被處理材之上方的光罩材之影響，可正確地檢測被處理材之深度值者。更且，管理基底膜厚或光罩初期膜厚，可回饋於前工程之CVD處理者。
1‧‧‧電漿處理裝置
2‧‧‧真空處理室
3‧‧‧電漿
4‧‧‧晶圓
5‧‧‧試料台
8‧‧‧受光器
9‧‧‧蝕刻量檢測裝置
10‧‧‧分光器
12‧‧‧第1數位濾光器
13‧‧‧微分器
14‧‧‧第2數位濾光器
15‧‧‧微分波形比較器
16‧‧‧微分波形圖案資料庫
17‧‧‧殘差算出器
18‧‧‧資料庫選擇器
19‧‧‧合成資料庫作成器
20‧‧‧圖案匹配比較器
21‧‧‧合成係數算出器
22‧‧‧殘膜厚度時間序列資料記錄器
23‧‧‧回歸分析器
24‧‧‧終點判定器
25‧‧‧顯示器
201‧‧‧多晶矽膜
202‧‧‧基底膜
203‧‧‧基板
211‧‧‧基底膜
212‧‧‧基底膜
116‧‧‧微分波形圖案資料庫
122‧‧‧深度時間序列資料記錄器
圖1係模式性地顯示有關本發明之第1實施例之電漿處理裝置之構成的概略圖。
圖2係模式性地顯示圖1所示之電漿處理裝置則作為蝕刻處理之對象的晶圓上之膜構造的圖。
圖3係顯示有關圖2所示之膜構造的干擾光之強度的值與基底膜的厚度之關係的圖表。
圖4係顯示檢測有關圖1所示之第1實施例之電漿處理裝置的蝕刻量之動作流程之流程圖。
圖5係顯示在圖1所示之第1實施例中加以蝕刻處理之晶圓的實施結果之圖表。
圖6係模式性地顯示有關本發明之第2實施例之電漿處理裝置之構成的概略圖。
圖7係模式性地顯示有關圖6所示之第2實施例之電漿處理裝置進行處理之膜構造的構成之縱剖面圖。
圖8係顯示有關圖6所示之第2實施例之電漿處理裝 置所進行之處理流程之流程圖。
圖9係顯示在使用有關圖6所示之變形例的電漿處理裝置，蝕刻處理具有在圖7所示之膜構造之晶圓情況所得到之微分波形圖案的圖表。
圖10係顯示算出自光罩膜層之干擾光的理論微分波形圖案，經由從來自膜構造之干擾光的實際微分波形圖案之各資料，減算該理論微分波形圖案之對應的各資料之時，算出實際階差微分波形圖案的動作流程之流程圖。
以下，對於本發明之實施形態，參照圖面加以說明。
[實施例1]
對於本發明之第1實施例，以下使用圖1乃至5而加以說明。
有關本發明之第1實施例的電漿處理裝置1，示於圖1。圖1係模式性地顯示有關本發明之實施例之電漿處理裝置之構成的概略圖。
電漿處理裝置1係具備加以配置於真空容器內部之真空處理室2。另外，真空容器下部係雖未圖示，但與具有渦輪式分子泵等之真空幫浦的排氣裝置加以連結。另外，對於具有圓筒形之真空容器的上方及周圍，係加以配置有加以供給未圖示之高頻率電力之同軸纜線與天 線或者傳播微波之導波管等之電廠產生手段，或螺管線圈等之磁場產生手段，而電場或磁場則可供給於真空處理室2內部地加以構成。
本實施例之電漿處理裝置1之真空容器的外側側壁係與未圖示之另外的真空容器之真空搬送容器加以連結，與在該真空搬送容器內之所減壓的內部之空間的搬送室之間，加以搬送交換處理對象的晶圓4。另外，對於真空處理室2之下部的中央部，係加以配置有使晶圓4載置於具有圓筒形狀其上方面之試料台5。更且，真空容器係與未圖示之氣體供給用之供給管加以連結，而氣體供給管係與真空處理室2之上部或加以配置於天頂面之複數的氣體導入孔加以連通。
在如此之電漿處理裝置1中，載置於配置在真空搬送容器內之搬送用的機器手臂之柄前端部之試料的晶圓4則被搬送在搬送室內，經由柄伸長而通過加以配置於前述真空容器之側壁的開口之閘口而進入至真空處理室2內，而在加以配置於真空處理室2內之試料台5上方收授於此。之後，由機器手臂進行收縮者而從真空處理室2退出，閘口則經由未圖示之柵型閥而從真空處理室2外側加以封閉成氣密而加以密封真空處理室2內部。
更且，晶圓4係在由其載置面之試料台5的介電體而加以構成之上面中，經由靜電而加以吸附保持。對於晶圓4的背面與試料台5的載置面之間，係加以供給He等之熱傳導用的氣體，促進晶圓4與試料台5之間的 熱傳導。
對於真空處理室2內部係加以導入從氣體導入孔，通過加以連結於氣體源之氣體供給管而加以供給之處理用的氣體同時，經由排氣裝置的動作而將真空處理室2內部加以排氣，真空處理室2內部則經由氣體的供給之量速度與排氣之量速度的平衡而加以減壓至適合於半導體晶圓等之基板狀的試料處理之真空度的壓力為止。在此狀態，於真空處理室2內部，自電場或磁場之產生手段加以供給電場或磁場，加以形成激發處理用氣體之粒子的電漿3。於試料台5上的晶圓4上面，加以層積預先所形成之複數的膜之膜構造則經由含於此電漿3之帶電粒子或具有高反應性的粒子(活性粒子)而加以蝕刻。
含於此電漿3之所激發的粒子係將被拉高的能量作為光而釋放之故，電漿3係產生發光。對於真空處理室2之上方的天頂面，真空容器之上部，係加以配置有具有接受此電漿的發光而為了檢測之受光器等透光性構件的受光器8。電漿3的發光係直接或在晶圓上面加以反射之後，由受光器8所受光，於電性，光學性加以連結或連接於此之蝕刻量檢測裝置9，作為信號而加以傳達。
使用圖2，說明在本實施例加以蝕刻處理之膜構造的典型的例。圖2係模式性地顯示圖1所示之電漿處理裝置則作為蝕刻處理之對象的晶圓上之膜構造的圖。
如圖2(A)所示，本實施例之處理對象的膜構造係具有：被處理膜之多晶矽膜201和邊界接觸於其下方 而加以配置之膜層的氧化膜之基底膜202和矽基板203而加以構成。自對於如此構成之膜構造而言進行入射之電漿的光係在各膜間之邊界或者界面部進行反射，產生反射光。對於此反射光，係存在有在多晶矽膜201表面進行反射的反射光221，和在多晶矽膜201與基底膜202之邊界進行反射的反射光222，和在基底膜202與矽基板203之邊界進行反射的反射光223。
對於此等之反射光之間，係產生有光路差之故而形成有干擾光。另外，伴隨蝕刻的進行而被處理膜之多晶矽膜201的膜之厚度係減少之故，各反射光的光路差係產生變化，對於其光的各波長產生有其強度變化之周期不同之干擾現象。
如此強度產生變化之干擾光係藉由在圖1之真空處理室2上部面對電漿3之受光器8，加以傳達至蝕刻量檢測裝置9的分光器10。蝕刻量檢測裝置9係從有關所傳達之干擾光的信號檢測干擾光強度的值及其變化的量，再依據其結果，進行被處理膜之多晶矽膜201之蝕刻深度或殘餘膜厚度等蝕刻量或對於處理的終點之到達的判定。
如圖1所示，本實施例之蝕刻量檢測裝置9係具備：分光器10，第1數位濾光器12，微分器13，第2數位濾光器14，微分波形比較器15，基底膜厚度不同之3個以上之微分波形圖案資料庫16，經由此等微分波形比較器而求得殘差σ之殘差算出器17，挑選算出器17 所算出之殘差σ為小之2個圖案資料庫DBj，DBk之資料庫選擇器18，自所選擇之資料庫將合成資料庫進行合成之合成資料庫作成器19，進行與將α作為參數之合成資料庫之圖案匹配之圖案匹配比較器20，求得殘量變為最小之合成係數α之合成係數算出器21，依據自此算出器21與圖案匹配比較器20之輸出，算出被處理膜之瞬間殘餘膜厚度而將此記錄為時間序列之殘餘膜厚度時間序列資料記錄器22，和使用經由此殘餘膜厚度時間序列資料記錄器22而加以記錄之殘餘膜厚度之時間序列資料而算出目前的殘餘膜厚度的值之回歸分析器23，從目前的殘餘膜厚度的值判定蝕刻結束之終點判定器24，及顯示終點判定器24之判定結果之顯示器25。
然而，本實施例之蝕刻量檢測裝置9係除了顯示器25，包含各自則得到各複數之機能的微處理器等之半導體裝置的檢測用單元則由有線或無線之通信線路而加以連接者亦可，而亦可由可得到此等複數之機能的1個半導體裝置所構成。包含半導體裝置用之檢測用單元係具備微處理器等之演算器，和為了與外部通信信號之通信介面，和記憶信號，資料或軟體之RAM，ROM、或者硬碟驅動器，CD-ROM驅動器等之記憶裝置，而此等可進行通信地加以連接所構成。
加以形成於真空處理室2內之電漿3的發光係在晶圓4的上面加以反射，通過受光器8而加以傳達至分光裝置10。在接受自受光器8的信號之分光裝置10 中，干擾光的信號係加以分光為特定之頻率數而各波長的強度則變換為數位信號而加以輸出。
經由分光器10，作為在晶圓4之處理中的任意時刻之取樣信號而加以輸出之複數的特定波長的信號，係作為時間序列資料yij而加以記憶於未圖示之RAM等之記憶裝置。此時間序列資料yij係加以傳達至第1數位濾光片12而進行平滑化處理，再作為平滑化時間序列資料Yij而加以記憶於RAM等之記憶裝置。
接著，平滑化時間序列資料Yij係加以傳達至微分器13，算出其時間微分(微係數)值(1次微分值或者2次微分值)之時間序列資料dij，而加以記憶於RAM等之記憶裝置。微係數值之時間序列資料dij係經由第2數位濾光片14而加以平滑化處理，作為平滑化微係數時間序列資料Dij而加以記憶至RAM等之記憶裝置。並且，從此平滑化微係數時間序列資料Dij加以求得顯示干擾光強度之微分值之波長依存性之(將波長作為參數)微分波形之圖案(實際圖案)。
在此，對於平滑化微係數時間序列資料Di的算出加以說明。在本實施例中，作為數位濾光器電路12，例如使用2次巴特沃斯型之低通濾光器。經由2次巴特沃斯型之低通濾光器而加以平滑化處理之平滑化時間序列資料Yi係經由式(1)而加以求得。
Yi=b1．yi+b2．yi-1+b3．yi-2-[a2．Yi-1+a3．Yi-2]．．．(1)
在此，係數b、a係經由取樣頻率數及截止頻率數而數值則不同。另外，在本實施例之數位濾光器的係數值係例如，使用a2=-1.143，a3=0.4128，b1=0.067455，b2=-0.013491，b3=0.067455(取樣頻率數10Hz、截止頻率數1Hz)。2次微係數值之時間序列資料di係經由微分器13而使用5點之時間序列資料Yi的多項式適合平滑化微分法而從式(2)，如以下地加以算出。
在此，關於加權係數而為w-2=2，w-1=-1，w0=-2，w1=-1、h，w2=2。使用前述微係數值之時間序列資料di而平滑化微係數時間序列資料Di係作為數位濾光器電路14，係例如經由2次巴特沃斯型之低通濾光器而從式(3)，如以下地加以算出。
Di=b1．di+b2．di-1+b3．di-2-[a2．Di-1+a3．Di-2]．．．(3)
對於上述微分波形圖案資料庫16，係將顯示對應於加以配置於具有特定膜厚度之基底之氧化膜上方，成為蝕刻量測定的對象之被處理膜之多晶矽的蝕刻處理中之殘餘膜厚度量(殘餘膜量)之干擾光的強度變化之微分值之波形，作為參數之圖案的資料值DBi，則先行於晶圓4之處理而預先加以記憶。在微分波形比較器15中，係加以比較將在晶圓4之處理中實際所得到之有關干擾光之強度的 微分值之波形作為參數之圖案的實際圖案的值，和記憶於微分波形圖案資料庫16之微分波形圖案資料值DBi，算出兩圖案彼此之殘差值σ。
例如，伴隨著在相同波長之干擾光的強度之微分值之殘餘膜厚度的值(此係可看作對應於處理開始後的時間或時刻)之變化的變化波形，則由DBi與實際圖案而對於各殘餘膜厚度之各值加以求得差，而此等則對於特定之波長帶域之全體或特定之複數的波長而加以求得。此等係可作為兩者之殘差的值之圖案而檢測。
加以記憶於微分波形圖案資料庫16內，作為使用於殘膜量厚度之檢測者而加以登錄之微分波形圖案係將具有在任意範圍不均之基底膜之氧化膜202的膜厚度上限及下限值或接近於此等值之膜厚度的氧化膜202，和成為測定加以配置於其上方之蝕刻量之對象的處理對稱的膜之多晶矽之膜構造，加以使用3個以上將實施為了量產半導體裝置之處理工程，以和蝕刻處理包含實際之晶圓上的光罩層之膜構造時之條件相同的條件處理時，對於處理對象膜之殘餘膜厚度量(殘膜量)的值而言之干擾光強度的波長作為參數之微分值的圖案。即，將為了檢測殘餘膜厚而加以使用之干擾光的波長作為參數之強度的微分值之圖案，係至少將使基底膜作為不同之3個構成，對於構成微分波形圖案資料庫16之RAM，ROM，或者硬碟等之記憶裝置或DVD-ROM等之記憶裝置的媒體，於處理開始前，作為資料值DBi而預先加以登錄進行記錄，使用此等，在 算出器17中加以算出與實際圖案之間的殘差。
另一方面，圖2(B)係顯示氧化膜之基底膜211，212的膜之厚度為不同之晶圓的剖面。經由LPCVD(Low Pressure Chemical Vapor Deposition)而加以成膜之氧化膜係知道有膜的厚度之再現性為低者，其再現性係被指有10%程度。
如此，對於基底膜之氧化膜211，212的膜之厚度為不同之情況，產生有問題。被處理膜之多晶矽的殘膜量即使為相同之情況，氧化膜之基底膜211，212之膜的厚度為不同之情況，如圖2(C)所示，在基底膜與基板之邊界而反射的光223與其他的反射光221，222之光路差係亦成為不同者。在干擾中，經由此光路差而決定干擾光的強度之極大極小之故，即使在相同多晶矽膜201之厚度，干擾光之強度的值係亦成為不同者，依據干擾光的強度而精確度佳地檢出膜厚度之情況則成為困難。
於圖3，顯示在基底膜之厚度為40nm及80nm之各情況中，將對於多晶矽膜之殘餘膜厚度的變化而言之自該多晶矽膜的干擾光之波長作為參數之強度的微分值之變化，作為濃淡而表示值的大小之圖案(微分波形圖案)。圖3(a)係顯示基底膜厚度為40nm情況，在波長400nm之干擾光的強度值之變化及在波長範圍250nm~850nm之微分波形圖案。圖3(b)係顯示基底膜厚度為80nm情況，在波長400nm之干擾光的強度值之變化及在波長範圍250nm~850nm之微分波形圖案。
在微分波形圖案之各圖中，於縱軸採用波長[nm]，而於橫軸採用殘餘膜厚度[nm](基本上，看作相當於處理開始後之時間或時刻)。此等圖係顯示有關圖2所示之膜構造的干擾光之強度的值與基底膜的厚度之關係的圖表。
如圖3所示，當基底氧化膜之膜厚值為不同時，干擾光之強度的變化則成為不同者。干擾光之強度的極小值係在基底氧化膜之膜厚值為不同之晶圓中，多晶矽膜之殘餘膜厚為不同。此係意味對於利用干擾光，進行殘餘膜厚判定之裝置，經由基底膜氧化膜之膜厚值，判定精確度變差者。
在本實施例中，以與實施為了量產半導體裝置之處理工程，蝕刻處理包含實際晶圓上之光罩層之膜構造時之條件相同的條件，將基底之氧化膜202之膜厚度的值為不同，而其他構成則同等或近似於看作此之程度的膜構造複數，在加以配置於氧化膜202上方而將測定蝕刻量之多晶矽膜層作為處理的對稱，進行蝕刻處理之情況，將從該多晶矽膜所得到之干擾光的波長作為參數，包含強度之微分值的圖案之微分波形資料庫，記憶保持於微分波形圖案資料庫16內。並且，在為了上述量產而處理晶圓上之實際的膜構造時，將此等之記憶於資料庫之資料作為基本資料庫而組合，作成而將新的圖案資料庫或作成其資料庫，將其圖案資料，經由使用於實際的膜構造之處理對象的膜層膜厚度之檢測之時，即使基底的氧化膜202之膜厚 度的值為不均的情況，亦可精確度佳地判定其上方之處理對象的多晶矽膜201之膜厚度或者終點者。
於以下，在本實施例中，說明將記憶於對應不同膜厚度之各氧化膜211，212之微分波形資料庫之圖案資料作為基本資料而組合，算出膜厚度檢測用之微分波形的構成。在微分波形比較器15中，將來自記憶於微分波形資料庫16，對於3個以上之基底氧化膜之厚度為不同之膜構造複數之處理對象的膜之干擾光的波長作為參數之各強度的微分波形資料的圖案DBi之資料的值，和在製造半導體裝置之製品用的晶圓4之處理中所得到之微分波形資料的實際圖案加以比較，加以求得最小殘差σ i及具有成為最小之資料的微分波形圖案DBi。
在本實施例中，殘差係如以下所示，使用各時間序列資料值之平方誤差的大小。選擇器18係從各殘差σ i之中殘差最小者，依序選擇2個圖案。
資料庫作成器19係根據下述(4)式，經由合成係數α而作成合成圖案資料庫DB。在此，α係可得到0~1之數值者。
BD=α(t)×DBj+(1-α)×DBk．．．(4)
接著，圖案匹配比較器20則比較合成圖案資料庫與實際圖案。此殘差σ則呈成為更小地，算出器21則將合成係數α，在0~1的範圍而改變值，選擇殘差σ成為最小之合成係數α。
使用在選擇此合成係數時所得到之殘差σ成為最小之合成圖案資料庫，而處理中的現時點(任意的時刻)之多晶矽膜之殘餘膜厚則作為瞬間膜厚而加以算出，而此值之資料則加以收納於殘膜厚度時間序列資料記錄器22。在回歸分析器23中，使用在記錄於殘膜厚度時間序列資料記錄器22之現時點與過去之複數時刻的殘餘膜厚(瞬間膜厚)，經由回歸演算而將目前之殘餘膜厚，作為計算膜厚而加以算出。
作為經由此回歸演算而加以算出之結果的殘餘膜厚，則加以傳達至終點判定器24，而終點判定器24則比較預先所設定之目標殘餘厚度值與目前殘餘膜厚(計算)，而判定目標殘餘膜厚度值是否為目前殘餘膜厚(計算)以下。對於判定為目標以下的情況，被處理膜之蝕刻量則判定為成為特定值者而將結束蝕刻處理之指令，傳訊至電漿處理裝置1。更且，將此判定的結果加以傳達至顯示器25，具有於液晶或CRT之顯示器25上，顯示該結果而告知使用者。然而，對於顯示器25係亦加以告知有電漿處理裝置1之運作，動作中之異常或動作錯誤之資訊。
接著，使用圖4的流程圖，對於在以圖1之蝕刻量檢測裝置9而進行蝕刻處理時求得被處理膜之蝕刻量的步驟加以說明。圖4係顯示檢測有關圖1所示之實施例之電漿處理裝置的蝕刻量之動作流程之流程圖。主要顯示蝕刻量檢測裝置9之動作流程。
在本實施例中，先行於晶圓4之處理，進行 被處理膜之多晶矽膜201之目標的殘餘膜厚度的值與記憶於使用在其檢測或者判定之微分波形資料庫16的圖案資料之設定(步驟300)。作為在此3個以上之微分波形圖案資料庫所選擇之圖案資料，係設定選擇3個以上基底層之氧化膜202為不同膜厚度者。另外，加以設定處理對象之多晶矽膜210之目標的膜厚度，再加以記憶於蝕刻量檢測裝置9內之記憶裝置內。
接著，在真空處理室2內中，開始晶圓4之處理，開始來自處理中所得到之晶圓4表面之干擾光的取樣(例如，每0.1~0.5秒)(步驟301)。此時，伴隨於蝕刻處理之開始，而發出取樣開始命令。自因應伴隨開始後之時間變化而進行之晶圓上的膜構造之蝕刻而產生變化的處理對象之膜層的多波長之干擾光的強度，則於每次處理開始後之各時刻，加以傳達至蝕刻量檢測裝置9之分光器10，經由其光檢測器而於每特定之頻率數，作為因應光的強度之電壓的光檢測信號而加以檢測進行輸出。
例如，在處理開始後之任意時刻t中，檢測自真空處理室2內之干擾光的處理分光器10之光檢測信號係加以數位變換，而加以取得作為對應於該任意時刻t之資料信號之取樣信號yij。接著，自分光器10之多波長輸出信號yij則經由第1段的數位濾光器電路12而加以平滑化，再加以算出任意時刻之時間序列資料Yi j(步驟302)。
接著，加以傳達時間序列資料Yij至微分器 13，再經由S-G法(Savitzky-Golay method)而加以算出時間序列之微係數dij(步驟303)。即，經由微分處理(S-G法)而加以檢測信號波形之係數(1次或2次)di。
微係數dij則加以傳達至第2段之數位濾光器電路14，再加以算出平滑化(smoothing)微係數時間序列資料Dij(P)(步驟304)。所得到之平滑化微係數時間序列資料Dij(P)係加以傳達至微分波形比較器15。
在微分波形比較器15中，係加以比較預先收納於微分波形資料庫16內之3個以上的微分波形圖案之資料，和加以算出而加以傳訊至微分波形比較器15之平滑化微係數時間序列資料Dij(P)，算出殘差σ i=√(Σ(P-DBi)2/j)值，而加以傳訊至殘差算出器17。在殘差算出器17中，從殘差σ的值為最小者，依序加以選擇2個微分波形圖案資料DBj、DBk，而此等則加以傳達至合成資料庫作成器19。(步驟306)。
在本實施例之合成資料庫作成器19中，加以作成所受訊之2個微分波形圖案資料DBj、DBk則使用具有0乃至1之間的複數值之合成係數α(t)而加以合成之合成資料庫DB(步驟307)。將α(t)作為參數，進行此合成資料庫DB與從在步驟304作成之平滑化微係數時間序列資料P所得到之微分波形圖案之實際圖案的圖形匹配。
在此，經由合成係數算出器21而求取殘差成為最小之合成係數α(t)(步驟308)。將對應於此合成圖案資料庫之殘餘膜厚度，作為在該任意時刻(現時刻)t之瞬 間膜厚資料Zi而進行算出(步驟309)，再使其傳訊記憶於殘膜厚度時間序列資料記錄器22內。
更且，使用在殘膜厚度時間序列資料記錄器22中所記錄之瞬間膜厚時間序列資料Zi，與在處理中的過去之複數時刻之瞬間膜厚時間序列資料Zi，經由回歸分析器23而加以算出現在的計算膜厚值，加以記憶於未圖示之蝕刻量檢測裝置9內之計算膜厚時間序列資料記錄器內的RAM，ROM等之記憶手段內(步驟310)。即，經由回歸分析器23之演算，加以求得1次回歸直線Y=Xa．t+Xb(Y：殘膜量，t：蝕刻時間，Xa：Xa之絕對值為蝕刻速度，Xb：初期膜厚)，從此回歸直線，加以算出在現時刻之蝕刻量(或殘膜量)而記憶於記憶裝置。
然而，在步驟309中，進行比較的結果，對於實際圖案與合成微分波形圖案資料的殘差則為區分預先訂定之容許範圍之臨界值以上的情況，係作為為了判定膜厚度之資料，作為不適合之構成，將對應於成為該最小殘差之合成微分波形圖案資料之膜厚度，作為在現時刻之瞬間膜厚資料Zi係未記憶於殘膜厚度時間序列資料記錄器22亦可。另外，作為較任意時刻t為過去之處理中的時刻(例如，現時刻之前之取樣時刻)之瞬間膜厚資料Zi，或取代上述回歸演算之構成而現時刻之瞬間膜厚Zi，進行以步驟310之回歸分析器23之演算。
接著，作為所算出之現在的被處理膜之殘膜量的計算膜厚值則與預先設定之目標殘膜厚度值(在步驟 300設定)加以進行比較(步驟311)。在本步驟中，在步驟310所算出之計算膜厚值則判定為目標值之殘膜厚度的值以下時，加以判定為到達目標，而移行至步驟312而使蝕刻處理結束之信號則加以發訊於電漿處理裝置1(步驟312)。最後，進行取樣結束之設定。
判斷為未到達之情況係返回至步驟302之處理。於在步驟311判定為到達目標之情況，不僅使蝕刻處理結束之控制，而呈進行接下來之步驟的蝕刻處理地，將指令發訊至電漿處理裝置1亦可。例如，對於使處理速度降低之過蝕刻處理，或蝕刻處理對象的膜則從複數之膜層加以構成之情況，對於適合於下層之膜層者，變更電漿處理裝置1之運轉條件而實施該處理亦可。
圖5，顯示經由本實施例之效果。圖5係顯示在圖1所示之實施例中加以蝕刻處理之晶圓的效果之圖表。
在本圖中，顯示蝕刻基底氧化膜之厚度為45nm~77nm(4種類、各4片)之晶圓時之結果。圖5的橫軸係顯示設定目標殘膜，而縱軸係顯示對於其目標殘膜而言之所判定的殘膜。對於各基底氧化膜而言，判定精確度係±1nm以內，顯示可實施高精確度之判定情況。
另外，如以上說明，因滿足充分的判定精確度同時，可得到蝕刻處理之晶圓的基底氧化膜厚度之資訊之故，亦可對於基底氧化膜厚度之生產管理使用者。
圖6係顯示有關本發明之實施例之變形例的 電漿處理裝置之構成的概略縱剖面圖。本例之電漿處理裝置61係與上述實施例同樣地具備真空容器2，和深度顯示裝置9。
與圖1所示之實施例的不同係作為微分波形圖案資料庫而具有光罩膜厚度之不同的3個以上之微分波形資料庫116，取代殘膜厚度時間序列資料記錄器22而具有深度時間序列資料記錄器122的點。其他的構成係與圖1同等之構成而得到同等之作用者。
圖7係圖6所示之變形例，模式性地顯示預先形成於進行處理之晶圓上而加以配置之膜構造的構成之縱剖面圖。圖7(a)係模式性地顯示具備蝕刻處理開始之後的光罩層1201，和矽層1202之膜構造。圖7(b)係模式性地顯示在圖1之電漿處理裝置1中，具備加以電漿處理後之光罩層1207，和矽層1208之膜構造。
對於蝕刻處理開始之後之晶圓圖7(a)而言，加以入射電漿發光1203時，產生有經由光罩層1201表面之反射光1204，和經由光罩層1201與矽層1202之邊界的反射光1205，經由矽層1202表面之反射光1206。
另外，對於蝕刻處理中之晶圓圖7(b)而言，加以入射電漿發光1203，產生有經由光罩層1207表面之反射光1210，和經由光罩層1207與矽層1208之邊界的反射光1211，經由矽層1208表面之反射光1212。在圖7(b)中，將階差值1213作為VS，而將光罩厚度1214作為VM，將深度值1215作為VD。
接著，使用圖8的流程圖，對於在以圖6之蝕刻量檢測裝置9而進行蝕刻處理時求得被處理膜之蝕刻量的步驟加以說明。圖8係顯示檢測有關圖6所示之變形例之電漿處理裝置的蝕刻量之動作流程之流程圖。此流程圖係顯示具有在圖7所示之光罩層1201及加以配置於其下方之矽層1202的膜構造則預先加以形成於表面，使用電漿而蝕刻處理所配置之晶圓4時，判定於處理對象的膜層之多晶矽層1202，將光罩層1201作為光罩所形成的溝或孔的深度之步驟者，主要顯示蝕刻量檢測裝置9的動作流程。
在本實施例中，先行於晶圓4之處理，將在蝕刻處理具有處理對象之膜層的矽層1202與3個以上之不同膜厚度的光罩層之膜構造時，從該膜構造所得到之干擾光的波長作為參數之強度的微分值之圖案(微分波形圖案)之各資料作為資料DBi，而設定微分波形圖案資料庫116(步驟1301)。另外，將矽層之目標深度的值，記憶保持於蝕刻量檢測裝置9內之記憶裝置內。
接著，在真空處理室2內中，開始晶圓4之處理，開始來自處理中所得到之晶圓4表面之干擾光的取樣(例如，每0.1~0.5秒)(步驟1301)。此時，伴隨於蝕刻處理之開始，而發出取樣開始命令。自因應伴隨開始後之時間變化而進行之晶圓上的膜構造之蝕刻而產生變化的處理對象之膜層的多波長之干擾光的強度，則於每次處理開始後之各時刻，加以傳達至蝕刻量檢測裝置9之分光器 10，經由其光檢測器而於每特定之頻率數，作為因應光的強度之電壓的光檢測信號而加以檢測進行輸出。
例如，在處理開始後之任意時刻t中，檢測自真空處理室2之干擾光的處理分光器10之光檢測信號係加以數位變換，而加以取得作為對應於該任意時刻t之資料信號之取樣信號yij。接著，自分光器10之多波長輸出信號yij則經由第1段的數位濾光器電路12而加以平滑化，再加以算出任意時刻之時間序列資料Yi j(步驟1302)。
接著，加以傳達時間序列資料Yij至微分器13，再經由S-G法(Savitzky-Golay method)而加以算出時間序列之微係數dij(步驟1303)。即，經由微分處理(S-G法)而加以檢測信號波形之係數(1次或2次)di。
微係數dij則加以傳達至第2段之數位濾光器電路14，再加以算出平滑化(smoothing)微係數時間序列資料Dij(P)(步驟1304)。所得到之平滑化微係數時間序列資料Dij(P)係加以傳達至微分波形比較器15。
在微分波形比較器15中，係加以比較預先收納於微分波形圖案資料庫16內之3個以上的微分波形圖案之資料，和加以算出而加以傳訊至微分波形比較器15之平滑化微係數時間序列資料Dij(P)，算出殘差σ i=√(Σ(P-DBi)2/j)值，而加以傳訊至殘差算出器17。在殘差算出器17中，從殘差σ的值為最小者，依序加以選擇2個微分波形圖案資料DBj、DBk，而此等則加以傳達至合成資 料庫作成器19。(步驟1306)。
在本實施例之合成資料庫作成器19中，所受訊之2個微分波形圖案資料DBj、DBk則使用具有0乃至1之間的複數值之合成係數α(t)而加以合成，加以作成合成資料庫DB(步驟1307)。將α(t)作為參數，進行此合成資料庫DB與從在步驟304作成之平滑化微係數時間序列資料P所得到之微分波形圖案之實際圖案的圖形匹配。
在此，經由合成係數算出器21而求取殘差成為最小之合成係數α(t)(步驟1308)。將對應於此合成圖案資料庫之矽層1202之蝕刻深度的值，作為在該任意時刻(現時刻)t之瞬間深度資料Zi而進行算出(步驟1309)，再使其傳訊記憶於深度時間序列資料記錄器122內。
更且，使用在深度時間序列資料記錄器122中所記錄之瞬間深度時間序列資料Zi，與在處理中的過去之複數時刻之瞬間深度時間序列資料Zi，經由回歸分析器23而加以算出現在的計算深度值，加以記憶於未圖示之蝕刻量檢測裝置9內之計算深度時間序列資料記錄器內的RAM，ROM等之記憶手段內(步驟1310)。即，經由回歸分析器23之演算，加以求得1次回歸直線Y=Xa．t+Xb(Y：殘膜量，t：蝕刻時間，Xa：Xa之絕對值為蝕刻速度，Xb：初期膜厚)，從此回歸直線，加以算出在現時刻之蝕刻量(或深度量)而將顯示此之資料加以記憶於記憶裝置。
然而，在步驟1309中，進行比較的結果，對 於實際圖案與合成微分波形圖案資料的殘差則為區分預先訂定之容許範圍之臨界值以上的情況，係作為為了判定該深度之資料，作為不適合之構成，將對應於成為該最小殘差之合成微分波形圖案資料之深度，作為在現時刻之瞬間深度資料Zi係未記憶於深度時間序列資料記錄器22內亦可。另外，作為較任意時刻t為過去之處理中的時刻(例如，現時刻之前之取樣時刻)之瞬間深度資料Zi，或取代上述回歸演算之構成而現時刻之瞬間深度Zi，進行以步驟1310之回歸分析器23之演算。
接著，作為所算出之現在的被處理膜之深度量的計算深度值則與預先設定之目標深度值(在步驟1300設定)加以進行比較(步驟1311)。在本步驟中，在步驟310所算出之計算膜厚值則判定為目標之殘膜厚度以下之值時，加以判定為到達目標，而移行至步驟1312而使蝕刻處理結束之信號則加以發訊於電漿處理裝置61(步驟1312)。最後，進行取樣結束之設定。
判斷為未到達之情況係返回至步驟1302之處理。於在步驟1311判定為到達目標之情況，不僅使蝕刻處理結束之控制，而呈進行接下來之步驟的蝕刻處理地，將指令發訊至電漿處理裝置1亦可。例如，對於使處理速度降低之過蝕刻處理，或蝕刻處理對象的膜則從複數之膜層加以構成之情況，對於適合於光罩之殘膜量者，變更電漿處理裝置61之運轉條件而實施該處理亦可。
圖9係顯示在使用有關圖6所示之變形例的 電漿處理裝置，蝕刻處理具有在圖7所示之膜構造之晶圓情況所得到之微分波形圖案的圖表。本圖之3個圖表之各圖案，係表示將膜構造以濃淡而顯示於處理中，將從該膜構造表面所得到之干擾光的波長作為參數之強度的微分值之大小的微分波形圖案者。在本圖中，於縱軸顯示波長，而於橫軸顯示處理開始後之時間(此係成為與處理中的殘餘膜厚度的值同等，或近似於看作此程度的值)。
圖9(a)係顯示將自理論上所算出之光罩膜的干擾光之波長作為參數之強度的微分波形圖案(理論微分波形圖案)的圖。圖9(b)係顯示在實際蝕刻處理具有圖7所示之膜構造於表面的晶圓時，將自表面的干擾光的波長作為參數之強度的微分波形圖案(實際微分波形圖案)者。
另外，在圖9(b)中，1507，1508係顯示在實際微分波形圖案中，有關自經由蝕刻矽而產生的階差之干擾光的波形成分，而1509，1510係顯示在該實際微分波形圖案中，光罩膜的殘餘膜厚經由伴隨蝕刻處理之進行而減少而產生之干擾光的強度變化之成分。圖9(c)係將從對應於上述圖9(b)的圖案之各時間及波長的對之資料，以因應晶圓之開口率的比率而減算圖9(a)之圖案的各資料之資料，對於橫軸採用時間，而對於縱軸採用波長而顯示之圖，顯示伴隨蝕刻處理之進行而殘餘膜厚度產生變化(也就是階差的深度產生變化)，將自處理對象膜之干擾光的波長作為參數之強度的微分波形之圖案(實際階差微分波形圖案)。
將圖9(c)之實際階差干擾波形為例，進行圖的說明。最初，光路差之定義係由以下的式(14)加以表示。
2dn/cosθ=mλ．．．(14)
(m=0,1,2．．．、即，m為整數之情況，取得最大值，然而，作為折射率n，入射角θ，膜厚d)。
蝕刻處理前係經由階差的光路差為光罩膜之厚度部分。伴隨蝕刻處理進行，而處理對象膜之膜厚度係減少之故，光路差係增加。
此時，呈從式(14)了解到，取得最大值之光路差2d係了解到依存於波長(為了單純化而作為θ=0)，即，比較於短波長側之波長周期，長波長側之波長周期則變長之故，如實際階差干擾波形圖9(c)，隨著波長變長，了解到正的微分值1514，零附近之微分值1515，負的微分值1516則朝右下降者。
對於顯示光罩膜之理論微分波形圖案之圖9(a)，係與處理對象膜之實際階差微分波形圖案9(c)相反，伴隨著蝕刻處理進行而光罩厚度係減少。也就是，光路差係減少。因而，如光罩膜層之理論微分波形圖案之圖9(a)，伴隨著波長變長，正的微分值1504，零附近之微分值1505，負的微分值1506則朝右上升者。
圖9(b)之實際微分波形圖案係在實際蝕刻圖7所示之膜構造之晶圓時所得到之波形，成為圖9(a)所示之 光罩膜層之理論微分波形圖案與圖9(c)所示之實際階差微分波形圖案呈重疊的圖。因而，處理對象膜之實際階差微分波形圖案的各資料係可經由從自膜構造全體所得到之實際微分波形圖案之各資料，減算光罩膜層之理論微分波形圖案的各資料，或去除其部分之時而檢測者。於以下，對於求得光罩膜層之理論微分波形圖案之構成加以說明。
圖10係顯示算出自光罩膜層之干擾光的理論微分波形圖案，經由從來自膜構造之干擾光的實際微分波形圖案之各資料，減算該理論微分波形圖案之對應的各資料之時，算出實際階差微分波形圖案的動作流程之流程圖。
在動作開始(步驟1601)後，首先，進行將與處理對象之製品晶圓相同構成之膜構造具備於表面之測試晶圓的蝕刻處理，取得來自膜構造之干擾光的實際微分波形圖案(步驟1602)。更且，得到實際進行蝕刻處理之測試晶圓之預先所得到之初期光罩膜厚，最終(在處理終點之)光罩膜厚度，蝕刻處理時間t，從此等之資料的值，算出蝕刻速度Rm(步驟1604)。在此，蝕刻速度Rm係可經由Rm=(初期光罩膜厚-最終光罩膜厚)/t而算出。
即，由使用在進行晶圓的處理之前取得之光罩的初期膜厚，和經由在蝕刻處理中所得到之干擾波形資料，及以SEM而測定處理後之晶圓所得到之晶圓的最終膜厚者，可自進行蝕刻處理時之光罩的削減量與蝕刻處理時間t而求得蝕刻速度(蝕刻速率)。
接著，從記載有被處理層之物性值等的文獻，例如，「Handbook of Optical Constants of Solids」(Edward D.Palic(Naval Research Laboratory Washington D.C.)，Academic Press,Inc.1985)，取得對應於光罩素材之波長λ i的折射率ni的值。自所得到之λ i及ni，和在步驟1604所得到之Rm、初期光罩膜厚，算出測試晶圓之光罩膜層之理論干擾波形Im(步驟1604)。如此之理論干擾波形Im係可使用自以往所知道之技術(例如，使用菲涅耳之振幅反射係數的方法等)而求得者。步驟1604係先行於步驟1602而實施亦可。
接著，經由自在步驟1602所得到之測試晶圓之實際微分波形圖案的各資料，減算在步驟1604所得到之該測試晶圓之膜構造的光罩膜層之理論微分波形圖案的對應之各資料之時，算出實際階差微分波形圖案之資料(步驟1605)。從膜構造之實際微分波形圖案，減算光罩膜層之理論微分波形圖案的情況，例如使用取得實際微分波形圖案之資料的測試晶圓的開口率，而決定減算之理論微分波形圖案之資料的比例。
更且，使用在步驟1604所得到之λ i，ni及Rm，算出將初期厚度值不同之複數(在本實施例中為3個以上)之自光罩膜層之干擾光強度之波長作為參數之強度的微分波形圖案(理論微分波形圖案)(步驟1606)。更且，算出重疊在步驟1605所求得之實際階差微分波形圖案之各資料，和在步驟1606所求得之自複數之膜厚度的光罩 膜層之理論微分波形圖案各對應之資料的微分波形圖案DBi(步驟1607)，將各資料記憶收納於微分波形圖案資料庫116(步驟1608)。此時，各圖案DBi之資料係加以收納於配置在蝕刻量檢測裝置9內之ROM或RAM等之記憶裝置，或DVD-ROM或硬碟等之外部記憶裝置等。
在如以上構成中，基底膜厚度或光罩膜層之初期膜厚即使為不均，亦成為可精確度佳地實施殘餘膜厚度之判定或深度之判定者，而處理之產率則提升。更且，因可精確度佳地得到基底膜厚度或光罩膜層之厚度的資訊之故，對於基底膜厚或光罩膜厚度之生產管理亦可利用者。
1‧‧‧電漿處理裝置
2‧‧‧真空處理室
3‧‧‧電漿
4‧‧‧晶圓
5‧‧‧試料台
8‧‧‧受光器
9‧‧‧蝕刻量檢測裝置
10‧‧‧分光器
12‧‧‧第1數位濾光器
13‧‧‧微分器
14‧‧‧第2數位濾光器
15‧‧‧微分波形比較器
16‧‧‧微分波形圖案資料庫
17‧‧‧殘差算出器
18‧‧‧資料庫選擇器
19‧‧‧合成資料庫作成器
20‧‧‧圖案匹配比較器
21‧‧‧合成係數算出器
22‧‧‧殘膜厚度時間序列資料記錄器
23‧‧‧回歸分析器
24‧‧‧終點判定器
25‧‧‧顯示器

Claims (8)

  1. 一種電漿處理方法，係預先加以形成於載置在真空容器內部之處理室內的晶圓上面之膜構造，使用形成包含處理對象的膜及加以配置於其下方的基底膜之膜構造於前述處理室內之電漿而處理之電漿處理方法，其特徵為具備：將在任意的前述晶圓上之前述膜構造的處理中，從前述處理對象的膜所得到之干擾光的波長作為參數之強度的實際圖案與將在前述任意的晶圓之處理之前，處理預先具有其他晶圓上面之前述處理對象的膜及前述基底膜之3個以上之不同厚度之前述基底膜之膜構造所得到之該處理中之前述干擾光的波長作為參數之強度的圖案之中，使用比較合成2個之檢測用圖案的資料與前述實際圖案的資料之結果而算出前述任意之晶圓的處理中之特定之時刻的前述處理對象的膜之蝕刻量之步驟，和使用前述蝕刻量而判定對於前述處理對象的膜之前述處理的目標之到達之步驟者。
  2. 如申請專利範圍第1項記載之電漿處理方法，其中，具備：在前述任意的晶圓之前述膜構造的處理中，使用比較前述3個以上之基本圖案之中與前述實際圖案之差異為最小的順序，使用2個而作成之前述檢測用圖案的資料，和前述實際圖案的資料之結果，算出前述蝕刻量之步驟。
  3. 如申請專利範圍第1項或第2項記載之電漿處理 方法，其中，具備：自將在前述任意的晶圓上之前述膜構造的處理中，從前述處理對象的膜所得到之干擾光的波長作為參數之強度的微分值之時間序列資料所構成之實際圖案與自將在前述任意的晶圓之處理之前，處理預先具有前述其他之晶圓上面之處理對象的膜及前述基底膜之3個以上之不同厚度之前述基底膜之膜構造所得到之該處理中之前述干擾光的波長作為參數之強度的微分值之時間序列資料所構成之圖案之中，使用比較合成2個之檢測用圖案的資料與前述實際圖案的資料之結果而算出前述任意之晶圓的處理中之前述特定之時刻的前述處理對象的膜之蝕刻量之步驟者。
  4. 如申請專利範圍第1項或第2項記載之電漿處理方法，其中，使用有關所算出之前述特定之時刻之蝕刻量的值，與有關較預先所記憶之前述處理中之前述任意時刻之前的時刻之前述蝕刻量的值，而再次算出該前述特定之時刻之蝕刻量，使用該再次所檢測之蝕刻量而判定對於前述處理之目標的到達者。
  5. 一種電漿處理裝置，係具備加以配置於真空容器之內部的處理室，和加以配置於此處理室內，而將晶圓載置於其上面的試料台，使用形成於前述處理室內的電漿，而處理包含於預先形成在前述晶圓上面之膜構造的處理對象的膜之電漿處理裝置，其特徵為具備：將在任意的前述晶圓上之前述膜構造的處理中，從前述處理對象的膜所得 到之干擾光的波長作為參數之強度的實際圖案與將在前述任意的晶圓之處理之前，處理預先具有其他晶圓上面之前述處理對象的膜及前述基底膜之3個以上之不同厚度之前述基底膜之膜構造所得到之該處理中之前述干擾光的波長作為參數之強度的圖案之中，使用比較合成2個之檢測用圖案的資料與前述實際圖案的資料之結果而呈算出前述任意之晶圓的處理中之特定之時刻的前述處理對象的膜之蝕刻量地加以構成之算出器，和使用此蝕刻量而呈判定對於前述處理的目標之到達地加以構成之判定器者。
  6. 如申請專利範圍第5項記載之電漿處理裝置，其中，前述算出器係在前述任意的晶圓之前述膜構造的處理中，使用比較前述3個以上之基本圖案之中與前述實際圖案之差異為最小的順序，使用2個而作成之前述檢測用圖案的資料，和前述實際圖案的資料之結果，呈算出前述蝕刻量地加以構成者。
  7. 如申請專利範圍第5項或第6項記載之電漿處理裝置，其中，前述算出器係自將在任意的前述晶圓上之前述膜構造的處理中，從前述處理對象的膜所得到之干擾光的波長作為參數之強度的微分值之時間序列資料所構成之實際圖案與自將在前述任意的晶圓之處理之前，處理預先具有前述其他晶圓上面之處理對象的膜及前述基底膜之3個以上之不同厚度之前述基底膜之膜構造所得到之該處理中之前述 干擾光的波長作為參數之強度的微分值之時間序列資料所構成之圖案之中，使用比較合成2個之檢測用圖案的資料與前述實際圖案的資料之結果而呈算出前述任意之晶圓的處理中之前述特定時刻的蝕刻量地加以構成者。
  8. 如申請專利範圍第5項或第6項記載之電漿處理裝置，其中，前述算出器係使用有關所算出之前述特定時刻之蝕刻量的值，與有關較預先所記憶之前述處理中之前述任意時刻之前的時刻之前述蝕刻量的值，而呈再次算出該前述任意時刻之蝕刻量地加以構成，而前述判定器係使用該再次所檢測之蝕刻量而呈判定對於前述處理之目標的到達地加以構成者。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016007041B4 (de) * 2016-07-04 2022-09-29 Mitsubishi Electric Corporation Herstellungsverfahren für eine halbleitervorrichtung
WO2020031224A1 (ja) 2018-08-06 2020-02-13 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマアッシング装置
CN111627806A (zh) * 2019-02-28 2020-09-04 东京毅力科创株式会社 基片处理方法和基片处理装置
KR20200118938A (ko) * 2019-04-08 2020-10-19 삼성전자주식회사 플라즈마 모니터링 장치 및 이를 포함하는 플라즈마 처리 장치
WO2021181545A1 (ja) * 2020-03-11 2021-09-16 株式会社日立ハイテク プラズマ処理装置及びプラズマ処理方法
WO2021255812A1 (ja) 2020-06-16 2021-12-23 株式会社日立ハイテク プラズマ処理装置およびプラズマ処理方法
US20210407776A1 (en) * 2020-06-25 2021-12-30 Hitachi High-Tech Corporation Vacuum processing apparatus and vacuum processing method
US11437289B2 (en) * 2020-09-30 2022-09-06 Hitachi High-Tech Corporation Plasma processing apparatus and plasma processing method
US20220102122A1 (en) * 2020-09-30 2022-03-31 Hitachi High-Tech Corporation Plasma processing apparatus and plasma processing method
KR20230131167A (ko) 2022-03-04 2023-09-12 주식회사 히타치하이테크 플라스마 처리 방법 및 플라스마 처리 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4675072A (en) * 1986-06-25 1987-06-23 International Business Machines Corporation Trench etch endpoint detection by LIF
JP4567828B2 (ja) 1999-09-14 2010-10-20 東京エレクトロン株式会社 終点検出方法
US6824813B1 (en) * 2000-04-06 2004-11-30 Applied Materials Inc Substrate monitoring method and apparatus
JP3854810B2 (ja) 2000-06-20 2006-12-06 株式会社日立製作所 発光分光法による被処理材の膜厚測定方法及び装置とそれを用いた被処理材の処理方法及び装置
TW517306B (en) * 2001-09-05 2003-01-11 Hitachi Ltd Method and device to determine the end point of semiconductor device processing and the processing method and device of the processed material using the method
JP3694662B2 (ja) * 2001-09-17 2005-09-14 株式会社日立製作所 半導体素子製造プロセスにおける膜の処理量測定方法と装置、及びそれを用いた被処理材の処理方法と装置、及びそれを用いたプロセスの終点判定方法と装置
JP3890254B2 (ja) * 2002-05-07 2007-03-07 沖電気工業株式会社 半導体装置の製造方法
US6972848B2 (en) * 2003-03-04 2005-12-06 Hitach High-Technologies Corporation Semiconductor fabricating apparatus with function of determining etching processing state
US7625824B2 (en) 2005-06-16 2009-12-01 Oerlikon Usa, Inc. Process change detection through the use of evolutionary algorithms
JP4640828B2 (ja) * 2006-03-17 2011-03-02 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP2008218898A (ja) 2007-03-07 2008-09-18 Hitachi High-Technologies Corp プラズマ処理装置
JP4969545B2 (ja) * 2008-09-22 2012-07-04 株式会社日立ハイテクノロジーズ 半導体製造装置
JP5199981B2 (ja) 2009-11-04 2013-05-15 東京エレクトロン株式会社 エッチング深さの検出方法並びにエッチングモニター装置及びエッチング装置
JP6186152B2 (ja) * 2013-03-29 2017-08-23 株式会社日立ハイテクノロジーズ プラズマ処理装置およびプラズマ処理方法
JP6239294B2 (ja) * 2013-07-18 2017-11-29 株式会社日立ハイテクノロジーズ プラズマ処理装置及びプラズマ処理装置の運転方法
JP6132688B2 (ja) * 2013-07-18 2017-05-24 株式会社日立ハイテクノロジーズ プラズマ処理装置及びプラズマ処理方法

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