TWI582938B - 與互連導體以減少分層相關之裝置及方法 - Google Patents

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Description

與互連導體以減少分層相關之裝置及方法 相關申請案
本申請案為2012年1月20日申請之名為「DEVICES AND METHODOLOGIES RELATED TO ELECTROSTATIC DISCHARGE PROTECTION BENIGN TO RF OPERATION」之美國臨時申請案的非臨時申請案且主張其優先權，該臨時申請案之全文係據此以引用方式併入本文中。
本發明大體上係關於半導體技術之領域，且更特定而言，係關於用於半導體裝置之靜電放電保護。
靜電放電(ESD)為處於不同電位之兩個物件之間的突然且通常不良之電荷流動。ESD可有害於諸如積體電路之固態電子件。
積體電路(IC)之一些部分可經裝備有諸如二極體之ESD保護裝置。然而，此類裝置通常影響IC之射頻率(RF)屬性。
在數個實施中，本發明係關於一種裝置，其包括具有一純質區之一半導體基板。該裝置進一步包括安置於該半導體基板上之一電路。該裝置進一步包括相對於該純質區而安置且電連接至該電路之一第一導體。該裝置進一步包括相對於該純質區及該第一導體而安置之 一第二導體。該第二導體經組態成使得該第一導體與該第二導體之間大於一選定值之一電位差引起在該第一導體與該第二導體之間通過該純質區之一傳導路徑。
在一些實施例中，該裝置可為一半導體晶粒。該基板可進一步包括安置於該第一導體與該第二導體之間且安置於該純質區上方之一絕緣區，使得通過該純質區之該傳導路徑離開該基板之一表面。
在一些實施例中，該裝置可進一步包括電連接至該第二導體之一接地。在一些實施例中，該第一導體及該第二導體中每一者可由金屬形成，使得該傳導路徑包括一金屬-半導體-金屬接面。該金屬-半導體-金屬接面可包括用於在該第一導體與該第二導體之間沿著一第一方向之傳導之一第一接通電壓。該金屬-半導體-金屬接面可進一步包括用於在該第一導體與該第二導體之間沿著一第二方向之傳導之一第二接通電壓。該第一接通電壓及該第二接通電壓可具有不同量值。該第一接通電壓之該量值可低於該第二接通電壓之該量值。沿著該第一方向之該傳導可包括通過該純質區自該第一導體至該第二導體之傳導。該第一接通電壓可經選擇以在該電路經受一靜電放電(ESD)時促進沿著該第一方向之該傳導，但在該電路不經受該ESD時不顯著地干擾該電路之操作。
在一些實施例中，該第一導體及該第二導體中每一者可與該純質區形成一歐姆接點。該純質區可包括允許電荷通過該第一導體及該第二導體中至少一者之注入之一塊體純質區。該第一導體及該第二導體可經組態以在一靜電放電(ESD)期間偏好電荷通過該第一導體至該塊體純質區中之該注入。該第二導體可經幾何組態以促進電荷通過該第一導體之該受偏好注入。該塊體純質區及該第二導體之幾何組態可經組態成使得當該電路不經受該ESD時，由該第二導體引起之電容具有對該電路之操作之一實質上可忽略影響。當該電路不經受該ESD 時，該電路之該操作可包括一射頻率(RF)操作。
在一些實施例中，該半導體基板可包括面對實質上相對方向之第一側及第二側。該第一導體及該第二導體中之兩者可定位於該半導體基板之該第一側上。該第一導體及該第二導體中至少一者可直接形成於該半導體基板之該第一側之一表面上。該第一導體及該第二導體中至少一者可形成於界定於該半導體基板之該第一側上之一凹入特徵內。該第一導體可為形成於該半導體基板之該第一側上之一磊晶結構的部件。
在一些實施例中，該第一導體可定位於該半導體基板之該第一側上，且該第二導體可定位於該半導體基板之該第二側上。該第一導體及該第二導體中至少一者可形成於界定於與該導體相關聯之該側上之一凹入特徵內。該凹入特徵可經定尺寸以提供該第一導體與該第二導體之間的該純質區之一理想尺寸。
在一些實施例中，該電路可包括一射頻率(RF)電路。該第一導體可包括經組態以接收用於該RF電路之一輸入RF信號之一接觸墊。該第二導體可經組態為至少部分地圍繞該接觸墊之周邊而延伸之一條帶。該接觸墊可具有一實質上矩形形狀，且該條帶可包括經定位成與該矩形狀接觸墊之拐角中之一者相隔一選定距離的一實質上直角拐角。
在一些實施例中，該RF電路可包括一低雜訊放大器(LNA)及/或經組態以促進該RF電路之操作之一被動式裝置。舉例而言，該被動式裝置可包括諸如一DC阻隔電容器之一電容器，及/或一電阻器。
在一些實施例中，該半導體基板可包括砷化鎵(GaAs)。其他類型之半導體基板亦可受益於本發明之一或多個特徵。
根據一些實施，本發明係關於一種用於製造一半導體裝置之方法。該方法包括提供具有一純質區之一半導體基板。該方法進一步包 括在相對於該純質區之一第一位置處形成一第一導體。該方法進一步包括在相對於該純質區之一第二位置處形成一第二導體以形成在該第一導體與該第二導體之間通過該純質區之一放電路徑。該放電路徑能夠在該第一導體與該第二導體之間的一電位差超過一選定值時傳遞電流。
在一些實施例中，該第一導體之該形成及該第二導體之該形成可各自包括在該各別導體與該純質區之間形成一歐姆接點。在一些實施例中，該方法可進一步包括在該第一導體與該第二導體之間形成一絕緣區，使得通過該純質區之該放電路徑處於該絕緣區下方。
在一些實施中，本發明係關於一種半導體晶粒，其包括經組態以收納複數個組件之一基板，其中該基板具有一純質區。該晶粒進一步包括相對於該純質區而安置之一第一導體。該晶粒進一步包括相對於該純質區及該第一導體而安置之一第二導體。該第二導體經組態成使得該第一導體與該第二導體之間大於一選定值之一電位差引起在該第一導體與該第二導體之間通過該純質區之一傳導路徑。
根據一些實施，本發明係關於一種射頻率(RF)模組，其包括經組態以收納複數個組件之一封裝基板。該模組進一步包括安裝於該封裝基板上之一晶粒。該晶粒包括一射頻率(RF)電路及一純質區。該晶粒進一步包括相對於該純質區而安置之一第一導體及一第二導體。該第一導體及該第二導體經組態成使得該第一導體與該第二導體之間大於一選定值之一電位差引起在該第一導體與該第二導體之間通過該純質區之一傳導路徑。
在一些實施例中，該模組可進一步包括電連接至該第二導體之一接地平面。
在數個教示中，本發明係關於一種無線裝置，其包括一天線，及耦接至該天線且經組態以處理一射頻率(RF)信號之一接收器電路。 該無線裝置進一步包括經組態以促進該RF信號之該處理之一單片微波積體電路(MMIC)。該MMIC包括具有一純質區之一半導體基板及安置於該半導體基板上之一RF電路。該MMIC進一步包括相對於該純質區而安置且電連接至該RF電路之一第一導體。該MMIC進一步包括相對於該純質區而安置之一第二導體。該第一導體及該第二導體經組態成使得該第一導體與該第二導體之間大於一選定值之一電位差引起在該第一導體與該第二導體之間通過該純質區之一傳導路徑。
在一些實施例中，該RF電路可包括一低雜訊放大器(LNA)。在一些實施例中，該無線裝置可進一步包括耦接至該天線且經組態以產生一傳輸RF信號之一傳輸器電路。
在數個實施中，本發明係關於一種用於靜電放電(ESD)保護之結構。該結構包括一歐姆金屬，其安置於一純質半導體基板上且經定位成鄰近於該純質半導體基板上易受一ESD影響之一位置。該結構經組態為實質上在電學上有利於傳遞通過該位置之射頻率(RF)信號。
在一些實施中，本發明係關於一種裝置，其包括具有一半導體基板之一晶粒，該半導體基板具有一純質區。該裝置進一步包括與該純質區進行歐姆接觸之一金屬層。該裝置進一步包括形成於該金屬層及該純質區之上的一鈍化層。該鈍化層界定經定尺寸以曝露該金屬層之至少一部分之一開口。該裝置進一步包括安置於該金屬層之上且通過該開口而電連接至該金屬層之一互連導體。該互連導體包括一延伸部，該延伸部延伸於該鈍化層之該開口之一邊緣之上以抑制或減少該鈍化層自該邊緣分層的可能性。
在一些實施例中，該鈍化層可包括一介電層。在一些實施例中，該互連導體可連接至一接地。
在一些實施例中，該裝置可進一步包括實施於該晶粒上之一射頻率(RF)電路。在一些實施例中，該裝置可進一步包括連接至該RF電 路且與該純質區進行歐姆接觸之一接觸墊。該接觸墊及該金屬層可經組態成使得該接觸墊與該金屬層之間大於一選定值之一電位差引起在該接觸墊與該金屬層之間通過該純質區之一傳導路徑。該傳導路徑可包括一金屬-半導體-金屬接面。該傳導路徑之該金屬-半導體-金屬接面可經組態以在一靜電放電(ESD)事件期間提供一放電路徑。
在一些實施例中，該接觸墊可經組態以接收用於該RF電路之一輸入RF信號。該RF電路可包括一低雜訊放大器(LNA)。
在一些實施例中，該互連導體可經組態為在該晶粒之一周邊附近延伸之一條帶。在一些實施例中，該半導體基板可包括砷化鎵(GaAs)。其他類型之半導體基板亦可受益於本發明之一或多個特徵。
根據數個實施，本發明係關於一種用於製造一半導體裝置之方法。該方法包括提供具有一純質區之一半導體基板。該方法進一步包括形成與該純質區進行歐姆接觸之金屬層。該方法進一步包括在該金屬層及該純質區之上形成一鈍化層，使得該鈍化層界定經定尺寸以曝露該金屬層之至少一部分之一開口。該方法進一步包括在該金屬層之上形成一互連導體，使得該互連導體電連接至該金屬層。該互連導體包括一延伸部，該延伸部延伸於該鈍化層之該開口之一邊緣之上以抑制或減少該鈍化層自該邊緣分層的可能性。
在一些實施例中，該方法可進一步包括在該半導體基板上形成一射頻率電路。在一些實施例中，該方法可進一步包括形成一接觸墊且將該接觸墊連接至該RF電路。該接觸墊可與該純質區進行歐姆接觸。該接觸墊及該金屬層可經組態成使得該接觸墊與該金屬層之間大於一選定值之一電位差引起在該接觸墊與該金屬層之間通過該純質區之一傳導路徑。在一些實施例中，該鈍化層可包括一介電層。
根據一些實施，本發明係關於一種射頻率(RF)模組，其包括經組態以收納複數個組件之一封裝基板。該模組進一步包括安裝於該封裝 基板上之一半導體晶粒。該晶粒包括一純質區。該晶粒進一步包括與該純質區進行歐姆接觸之一金屬層。該晶粒進一步包括形成於該金屬層及該純質區之上的一鈍化層。該鈍化層界定經定尺寸以曝露該金屬層之至少一部分之一開口。該晶粒進一步包括安置於該金屬層之上且通過該開口而電連接至該金屬層之一互連導體。該互連導體包括一延伸部，該延伸部延伸於該鈍化層之該開口之一邊緣之上以抑制或減少該鈍化層自該邊緣分層的可能性。
在一些實施例中，該模組可進一步包括電連接至該互連導體之一接地平面。在一些實施例中，該模組可進一步包括實施於該晶粒上之一射頻率(RF)電路。
在一些實施例中，該模組可進一步包括連接至該RF電路且與該純質區進行歐姆接觸之一接觸墊。該接觸墊及該金屬層可經組態成使得該接觸墊與該金屬層之間大於一選定值之一電位差引起在該接觸墊與該金屬層之間通過該純質區之一傳導路徑。
在數個實施中，本發明係關於一種無線裝置，其包括一天線，及耦接至該天線且經組態以處理一射頻率(RF)信號之一接收器電路。該無線裝置進一步包括經組態以促進該RF信號之該處理之一單片微波積體電路(MMIC)。該MMIC包括具有一純質區之一半導體基板及安置於該半導體基板上之一RF電路。該MMIC進一步包括與該純質區進行歐姆接觸之一金屬層。該MMIC進一步包括形成於該金屬層及該純質區之上的一鈍化層。該鈍化層界定經定尺寸以曝露該金屬層之至少一部分之一開口。該MMIC進一步包括安置於該金屬層之上且通過該開口而電連接至該金屬層之一互連導體。該互連導體包括一延伸部，該延伸部延伸於該鈍化層之該開口之一邊緣之上以抑制或減少該鈍化層自該邊緣分層的可能性。
在一些實施例中，該RF電路可包括一低雜訊放大器(LNA)。
出於概述本發明之目的，本文已描述本發明之某些態樣、優點及新穎特徵。應理解，未必可根據本發明之任何特定實施例達成所有此類優點。因此，可以達成或最佳化如本文所教示之一個優點或優點群組而未必達成如本文可教示或提出之其他優點的方式體現或進行本發明。
100‧‧‧實例組態
102‧‧‧半導體基板
104‧‧‧第一導體
106‧‧‧第二導體
108‧‧‧第一表面/頂部表面
112‧‧‧歐姆接點
114‧‧‧歐姆接點
116‧‧‧電傳導路徑
120‧‧‧實例組態
122‧‧‧第二表面/側表面
124‧‧‧第二導體
126‧‧‧電傳導路徑
130‧‧‧實例組態
132‧‧‧介層孔
134‧‧‧第二導體
136‧‧‧電傳導路徑
140‧‧‧實例組態
142‧‧‧第二表面
144‧‧‧第二導體
146‧‧‧電傳導路徑
150‧‧‧實例組態
152‧‧‧凹口
154‧‧‧第二導體
156‧‧‧傳導路徑
180‧‧‧組態
182‧‧‧磊晶層結構
184‧‧‧第二導體
186‧‧‧電傳導路徑
200‧‧‧二極體
202‧‧‧端子
204‧‧‧端子
206‧‧‧方向
210‧‧‧二極體
212‧‧‧第一端子
214‧‧‧第二端子
220‧‧‧I-V曲線
230‧‧‧裝置/單片微波積體電路(MMIC)
232‧‧‧純質區/純質半導體區/基板/塊體純質GaAs區
240‧‧‧靜電放電(ESD)結構
240a‧‧‧靜電放電(ESD)結構
240b‧‧‧靜電放電(ESD)結構
240c‧‧‧靜電放電(ESD)結構
240d‧‧‧靜電放電(ESD)結構
244‧‧‧第一導體/歐姆金屬導體結構
244a‧‧‧結合墊
244b‧‧‧結合墊
244c‧‧‧結合墊/第一導體
244d‧‧‧結合墊
246‧‧‧第二導體/歐姆金屬導體結構
246a‧‧‧L狀第二導體
246b‧‧‧L狀第二導體
246c‧‧‧L狀第二導體
246d‧‧‧L狀第二導體
250‧‧‧互連金屬跡線/互連金屬/互連
252‧‧‧貫通晶圓介層孔
260‧‧‧金屬-絕緣體-金屬(MIM)電容器
262‧‧‧場效電晶體(FET)
270‧‧‧層總成
272‧‧‧歐姆金屬層/歐姆金屬
274‧‧‧金屬層
276‧‧‧金屬層
280‧‧‧層總成
282‧‧‧歐姆金屬/歐姆金屬層
284‧‧‧互連金屬層
286‧‧‧額外金屬層
290‧‧‧彎曲發射圖案
300‧‧‧群組
302‧‧‧群組
304‧‧‧群組
306‧‧‧群組
310‧‧‧群組
312‧‧‧群組
314‧‧‧群組
316‧‧‧群組
320‧‧‧基線S12量變曲線
322‧‧‧S12量變曲線
324‧‧‧S12量變曲線
326‧‧‧S12量變曲線
350‧‧‧有利放電結構
352‧‧‧第一導體
354‧‧‧歐姆接點
356‧‧‧第二導體
358‧‧‧歐姆接點
360‧‧‧純質區
362‧‧‧絕緣區
364‧‧‧絕緣區
366‧‧‧半導體基板
368‧‧‧電容器
370‧‧‧放電路徑
502‧‧‧介電層
504‧‧‧第一歐姆接點導體
506‧‧‧第二歐姆接點導體/第二歐姆接點/歐姆金屬
508‧‧‧第一互連導體
510‧‧‧第二互連導體
512‧‧‧純質半導體基板
520‧‧‧部分
522‧‧‧邊緣
530‧‧‧角形延伸部
532‧‧‧邊緣部分/邊緣
540‧‧‧角形延伸部
542‧‧‧邊緣部分/邊緣
600‧‧‧晶粒
602‧‧‧半導體基板
604‧‧‧射頻率(RF)電路
606‧‧‧低雜訊放大器(LNA)
610a‧‧‧靜電放電(ESD)結構
610b‧‧‧靜電放電(ESD)結構
610c‧‧‧靜電放電(ESD)結構
610d‧‧‧靜電放電(ESD)結構
700‧‧‧模組
702‧‧‧封裝基板
704‧‧‧電連接
706‧‧‧接觸墊
710‧‧‧表面黏著式裝置(SMD)
800‧‧‧無線裝置
802‧‧‧使用者介面
804‧‧‧記憶體
806‧‧‧電力管理組件
808‧‧‧基頻子系統
810‧‧‧收發器
811A‧‧‧功率放大器(PA)
811B‧‧‧功率放大器(PA)
811C‧‧‧功率放大器(PA)
811D‧‧‧功率放大器(PA)
812A‧‧‧雙工器
812B‧‧‧雙工器
812C‧‧‧雙工器
812D‧‧‧雙工器
814‧‧‧頻帶選擇開關
816‧‧‧天線
820A‧‧‧匹配電路
820B‧‧‧匹配電路
820C‧‧‧匹配電路
820D‧‧‧匹配電路
圖1A至圖1E展示包括第一導體及第二導體之靜電放電(ESD)結構之實例，其中在第一導體與第二導體之間具有純質半導體區。
圖2展示出在一些實施中ESD結構之一或多個導體可被形成為磊晶層之部件。
圖3A展示出在一些實施中圖1及圖2之放電結構可被特性化為經組態以在某些條件下提供ESD路徑之二極體。
圖3B展示出在一些實施例中圖3A之二極體可被特性化為具有相似於(例如)p-i-n二極體之功能性。
圖4展示實例ESD結構之具有不同正向及反向接通電壓的實例I-V曲線。
圖5展示具有經組態以提供ESD保護之一或多個ESD結構的實例積體電路裝置。
圖6展示圖5之裝置的放大圖，其中ESD結構可包括諸如結合墊之第一導體及藉由純質半導體區而與第一導體分離之第二導體。
圖7A展示圖6之實例ESD結構的較近視圖，其包括截面圖。
圖7B展示圖7A之ESD結構之第一導體的較近截面圖。
圖7C展示圖7A之ESD結構之第二導體的較近截面圖。
圖8展示實例ESD之截面的相片，其中電流流動被展示為發生於第一導體與第二導體之間。
圖9A及圖9B展示出在一些實施例中具有如本文所描述之一或多 個特徵之ESD結構可在實施於RF輸入位置處或附近時特別有用。
圖10A及圖10B展示出在一些實施例中具有如本文所描述之一或多個特徵之ESD結構可相對於RF裝置之各種RF功能性實質上有利，同時提供ESD保護。
圖11展示出在一些實施中ESD結構可以數種不同方式予以組態以提供不同有益特徵。
圖12展示可經實施以製造具有如本文所描述之一或多個特徵之ESD結構的程序。
圖13展示用於製造ESD結構之程序，其中第一導體及第二導體可與純質半導體形成歐姆接點。
圖14展示出在一些實施中互連一或多個ESD結構之互連導體可經組態以減少介電層之分層的可能性。
圖15A至圖15C展示形成於ESD結構之上的圖14之互連導體之實例的截面圖。
圖16展示形成於介電層之上的圖14之互連導體之實例的截面圖。
圖17展示可經實施以製造如本文所描述之抗分層結構的程序。
圖18展示出在一些實施例中本發明之一或多個特徵可實施於半導體晶粒上。
圖19展示出在一些實施例中本發明之一或多個特徵可實施於封裝式RF模組中。
圖20展示出在一些實施例中本發明之一或多個特徵可實施於無線裝置中。
本文所提供之標題(若存在)係僅出於方便起見且未必影響本發明之範疇或含義。
本文描述與靜電放電(ESD)結構相關之裝置及方法之各種實例。ESD通常被理解為處於不同電位之兩個位置之間的相對突然且瞬間之電流流動。
在電子件之上下文中，此類非想要電流可損害諸如積體電路(IC)之裝置。此類IC常常係由諸如矽及砷化鎵(GaAs)之半導體材料形成，且此類半導體材料自身可在經受足夠高電壓時遭受損害。
為了減少ESD之發生及/或減輕由ESD引起之損害，可在IC裝置上提供或形成抗靜電裝置及/或ESD保護裝置。在一些情形中，此類裝置可影響IC裝置如何操作。舉例而言，經組態用於射頻率(RF)操作之IC可以不利方式受到ESD保護裝置影響。
如本文所描述，ESD結構可形成於半導體基板上，以便提供理想ESD保護功能性，同時不顯著地影響諸如RF相關屬性之其他屬性。在一些實施中，此類結構可包括半導體基板。第一導體及第二導體可安置於該基板上，使得純質半導體區處於該兩個導體之間。
在一些條件下，此類配置可引起通過兩個導體之間的純質區而形成傳導路徑。此類條件可包括第一導體與第二導體之間的電位差超過選定值的情形。如本文所描述，此類值可經選擇以便在(例如)ESD條件下允許通過純質區之傳導。在正常操作條件下，純質區可使兩個導體彼此實質上絕緣。另外，且如本文所描述，ESD結構可經組態以便得到相對低電容，該電容具有對IC之正常操作(諸如，RF操作)之減少或實質上不顯著影響。
在一些實施例中，第一導體可為IC之部件及/或為經組態以促進針對IC之電連接之部件。第二導體可電連接至接地或任何其他經合適組態電荷槽。因此，當ESD事件發生於第一導體處時，藉由ESD條件產生之路徑允許通過純質區且離開IC而將過量電荷路由至第二導體。本文更詳細地描述此類第一導體及第二導體以及各種組態之實例。
圖1A至圖1E展示第一導體及第二導體可如何配置於半導體基板上之非限制性實例。在圖1A之實例組態100中，第一導體104及第二導體106可安置於半導體基板102之第一表面108(諸如，頂部表面)上。在一些實施例中，第一導體104及第二導體106中每一者可包括與半導體基板102形成歐姆接點(112、114)之金屬。
在一些實施中，半導體基板102可包括純質區，使得藉由第一導體104及第二導體106形成之歐姆接點中每一者之至少一部分係與該純質區在一起。在一些實施例中，第一導體及第二導體之歐姆接點之實質上全部可處於基板102之純質區之不同部分上。在一些實施例中，且如本文所描述，純質區可經組態以便在一些條件下於第一導體104與第二導體106之間提供電路徑。
如圖1A所示，具有前述屬性之組態100可得到通過基板102之純質區的在第一導體104與第二導體106之間的電傳導路徑116。如本文所描述，此類傳導路徑可在正常操作條件下保持關斷(例如，實質上絕緣)，且在選定條件下(諸如，在ESD事件期間)有益地接通以用於傳導。實例傳導路徑116被描繪為能夠在第一導體104與第二導體106之間雙向地傳導電。在如本文所描述之一些實施例中，在一方向上之電流流動相比於另一方向可受到偏好，以便得到理想ESD保護功能性，其中電流流動離開受保護區域。
在圖1B之實例組態120中，第一導體104可以相似於圖1A之方式的方式安置於半導體基板102之第一表面108(諸如，頂部表面)上。在此實例中，第二導體124可安置於同一基板102之第二表面122(諸如，鄰近於頂部表面之側表面)上。在圖1B之實例中，頂部表面108可為經形成有各種IC組件之主表面，且側表面122可為(例如)邊緣之側壁表面。在一些實施例中，導體104、124中之一者或此兩者可經組態而以相似於圖1A之實例的方式與基板102形成歐姆接點。在一些實施中， 半導體基板102可包括純質區，以便得到相似於圖1A之實例組態100的屬性及/或功能性，包括在諸如ESD事件之選定條件下的電傳導路徑126之有益接通。
在圖1C之實例組態130中，第一導體104可以相似於圖1A之方式的方式安置於半導體基板102之第一表面108(諸如，頂部表面)上。在此實例中，第二導體134可安置於諸如形成於第一表面108上之介層孔132的特徵上。在一些實施例中，導體104、134中之一者或此兩者可經組態而以相似於圖1A之實例的方式與基板102形成歐姆接點。在一些實施中，半導體基板102可包括純質區，以便得到相似於圖1A之實例組態100的屬性及/或功能性，包括在諸如ESD事件之選定條件下的電傳導路徑136之有益接通。
圖1D描繪另一實例組態140，其中第一導體104可以相似於圖1A之方式的方式安置於半導體基板102之第一表面108(諸如，頂部表面)上。第二導體144被描繪為安置於半導體基板102之相對表面142(諸如，底部表面)上。在一些實施中，基板102之頂部表面108可包括各種IC組件。在一些實施例中，導體104、144中之一者或此兩者可經組態而以相似於圖1A之實例的方式與基板102形成歐姆接點。在一些實施中，半導體基板102可包括純質區，以便得到相似於圖1A之實例組態100的屬性及/或功能性，包括在諸如ESD事件之選定條件下的電傳導路徑146之有益接通。
如本文所描述，可由第一導體與第二導體之間超過選定值之電位差觸發通過純質半導體區之電傳導路徑之接通。此類選定值可取決於包括但不限於以下各者之因素：導體之間的距離、純質半導體之組合物，及導體之尺寸。因此，ESD保護結構之設計可基於此等因素中之一或多者。
舉例而言，假設圖1D之基板102形成具有給定厚度之晶粒。此類 厚度可引起過高之接通電位。為了降低接通電位，可將兩個導體定位成彼此較接近，如圖1E所描繪，其中實例組態150包括第二導體154，第二導體154係藉由安置於由第二表面142(諸如，底部表面)界定之凹口152(諸如，介層孔或凹陷)中而經定位成較接近於第一導體104(在諸如頂部表面之第一表面108上)。因此，可在合適電位差下接通通過半導體基板102之純質區之傳導路徑156。在一些實施例中，此類合適電位差可低於一組態之電位差，在該組態中，第二導體形成於第二表面上(假定基板之相似厚度及組合物)且因此進一步與第一導體分離。
在另一實例中，且如本文更詳細地所描述，第一導體及第二導體之形狀及大小可經選擇以提供諸如但不限於所要接通量變曲線之功能性，同時在一或多個射頻率(RF)影響參數(例如，電容)方面具有減少或實質上無貢獻。在一些實施例中，且如本文進一步所描述，此類所要接通量變曲線可經組態以便使一傳導路徑方向相比於另一傳導路徑方向受到偏好。
在參看圖1A至圖1E所描述之實例中，各種導體被描繪為直接形成於其各別半導體基板表面上。然而，應理解，此類特徵並非一要求。
舉例而言，如圖2之組態180所示，用於促進通過基板102之純質半導體區之選定接通傳導的第一導體可安置於結構182(諸如，磊晶層)上，結構182形成於基板102之第一表面108(諸如，頂部表面)上。在所示實例中，第二導體184亦安置於基板102之頂部表面108上。在一些實施例中，導體102、184可經組態以與其各別表面形成歐姆接點。在一些實施中，磊晶層結構182及半導體基板102可包括純質區，以便得到相似於圖1A至圖1E之實例組態的屬性及/或功能性，包括在諸如ESD事件之選定條件下的電傳導路徑186之有益接通。
在一些實施中，參看圖1及圖2所描述之各種實例結構可包括一 特徵，其中當兩個導體之間的電位差超過某臨限值時建立電傳導路徑。另外，此類傳導路徑可具方向性，使得電流流動單向地(例如，自第一導體至第二導體)被允許，但在相對方向上被抑制或減少。
雖然無需或不意欲受到任何特定理論或模型界限，但具有本文所描述之一或多個特徵之裝置可被特性化為二極體200，如圖3A所描繪。此類二極體可經組態以便在其兩個端子202、204被適當地加偏壓(例如，大於臨限值之正向偏壓)時允許僅在一方向(例如，箭頭206)上之電流流動。
在傳導路徑係通過純質半導體材料之上下文中，可將圖3A之二極體200表示為圖3B所描繪之x-i-y型二極體210，其中x及y中每一者可為n型或p型。在一些實施例中，x及y可為相同類型之材料。舉例而言，若藉由第一導體及第二導體形成之歐姆接點包括該等導體之金屬與純質半導體之間的n型界面，則二極體210可為n-i-n二極體。相似地，亦可實施p-i-p二極體。
再次，雖然無需或不意欲受到任何特定理論或模型界限，但實例二極體之第一端子212可對應於第一導體(例如，圖1中之104及圖2中之184)，且第二端子214可對應於第二導體(例如，106、124、134、144、154及184)。因此，第一導體可與純質區形成歐姆接點，以便包括類x型純質接面(其中x為p型或n型)。相似地，第二導體可與純質區形成歐姆接點。以便包括類y型純質接面(其中y為p型或n型)。
圖4展示關聯於相似於圖1A之結構之實例結構的I-V曲線220。正向電流(例如，自第一導體104至第二導體106)被描繪為開始在正向偏壓電壓Vf下接通。在所示實例中，Vf具有約5伏特之值，且電流之量值在約10伏特之後快速地增加。應理解，Vf可經選擇為較低或較高。
在實例I-V曲線220中，反向電流被展示為在反向偏壓電壓Vr下接通。在所示實例中，Vr具有約-5伏特之值，且電流之量值以慢於正向 電流之速率的速率增加。應理解，Vr可經選擇為較低或較高。
在一些實施中，且如圖4所示，在Vf及Vr之量值及/或電流增加量變曲線的上下文中，I-V曲線之不對稱性可歸因於第一導體及第二導體之差異。舉例而言，兩個導體之歐姆接觸面積之差異可得到此類不對稱性。因此，第一導體及/或第二導體可經組態以便得到I-V量變曲線，該I-V量變曲線提供(例如)類漏斗功能性，其中電荷可通過一導體(例如，第一導體)相比於通過另一導體(例如，第二導體)較容易地填充純質區。此類功能性可藉由使電荷離開第一導體轉向至第二導體同時使反向電荷流動(自第二導體至第一導體)較不可能發生而提供ESD保護。
在一些實施中，組態圍繞純質半導體區之導體中之一或多者以達成所要電荷流動的前述實例可為ESD保護之系統化途徑之部分。此類途徑可經設計及實施以便允許一放電結構結合一或多個現有結構而工作以允許以理想方式進行電荷之積聚及放電。舉例而言，現有結合墊可充當第一導體，且充當第二導體之放電導體可相對於該結合墊而定尺寸及定位以便達成所要放電屬性。
在另一實例中，放電導體可相對於可能發生電荷積聚之被動式裝置而定尺寸及定位。舉例而言，放電導體可相對於電容器或電阻器而定位以便允許電荷自此類裝置放電至放電導體。
在一些實施中，現有結構或裝置可經組態以進一步增加ESD保護之穩固性，及/或提供在可如何實行此類ESD保護方面之較大控制。舉例而言，假設在電路設計中提供MIM(金屬-絕緣體-金屬)電容器，且假設無需使ESD發生於選定導體(例如，諸如至電阻器之接點的鄰近歐姆金屬，或源極/汲極金屬)處或附近。若此類選定導體係以歐姆接觸而一純質半導體基板(其係與MIM電容器之底部金屬(亦與該純質半導體基板進行歐姆接觸)共用)一起形成，則可在該電容器與該選定 導體之間提供無意ESD路徑，如本文所描述。為了抑制此類放電路徑，可將MIM電容器組態成使得其底部金屬層定位於(例如)氮化物層上，而非直接定位於純質半導體上。此類氮化物層可抑制或減少經由本體或表面電荷狀態自電容器之金屬至半導體中之放電的可能性。
在一些實施中，放電導體可相對於純質半導體區而定位以便得到所要ESD保護功能性。舉例而言，可藉由以半導體基板(例如，GaAs)之平均晶體定向選擇性地定向放電導體而增加放電導體在接收電荷方面之有效性。在條帶狀放電導體之上下文中，使條帶延伸方向與選定晶體定向大體上對準可改良條帶導體與半導體基板之間的電荷轉移(例如，條帶導體自半導體基板接收電荷)之有效性。此類組態可基於隨著晶體定向而變化之電傳導屬性。在一些實施中，電晶體有時經定向以利用此類屬性。相似地，放電結構亦可經定向以利用此類屬性。
圖5展示具有數個ESD結構之裝置230之實例，該數個ESD結構係圍繞其各別導體結構而安置。圖6展示實例ESD結構中之一者及其對應導體結構的放大圖。應理解，給定裝置可具有多於或少於參看圖5所描述之四個實例ESD結構的ESD結構。
圖5中之實例裝置230為單片微波積體電路(MMIC)。在實例MMIC 230中，形成於具有純質區232之基板上之結合墊(244a、244b、244c、244d)可被視為第一導體結構，且其對應L狀第二導體(246a、246b、246c、246d)得到ESD結構240a、240b、240c、240d。如實例MMIC 230所示，L狀第二導體246可經由互連金屬跡線250及貫通晶圓介層孔252而電連接至接地平面(未圖示)。在圖5及圖6之平面圖中，第一導體與第二導體之間的基板區之至少一部分可包括在表面上之絕緣區，且純質區232可位於此類絕緣區下方。因此，與第一導體及第二導體進行歐姆接觸之純質區232提供可通過該純質區之塊體 且離開該表面而接通的電路徑。
圖6展示圖5之實例ESD結構的放大圖。如圖所示，純質區232上充當第一導體之結合墊244c可電連接至MMIC上需要ESD保護之一或多個裝置。在圖6之實例中，MIM電容器260及FET(場效電晶體)262為可連接至結合墊244c以使得結合墊244c促進針對此類裝置之電連接性的實例裝置。
圖6進一步展示出第二導體246c可相對於結合墊244c而安置以便由至少某一純質半導體區232分離，以藉此提供用於使ESD相關電荷傳遞通過該純質區之路徑。在一些情形中，此類ESD相關電荷可自結合墊244c傳遞通過純質區232(例如，在第一導體244c與第二導體246c之間的絕緣表面區域之下)且傳遞至第二導體246c，且接著通過互連金屬250及貫通晶圓介層孔252而傳遞至接地平面(未圖示)。如本文所描述，可藉由適當地對結合墊244c及/或第二導體246c進行定大小及定位而使此選定方向較可能發生。
在圖5及圖6所示之實例中，第一導體244被描繪為具有矩形形狀，且第二導體246被描繪為具有L型形狀，該L型形狀與矩形之拐角中之一者共用其拐角。應理解，其他形狀、尺寸及/或配置亦係可能的。另外，第一導體無需呈結合墊之形式，且可為其他結構之部件。
在一些實施例中，第二導體相比於實例L型形狀可具有較多或較少區段。舉例而言，具有大於、等於或小於矩形狀結合墊之側之長度的單區段導體可沿著彼側而定位以便分離達選定距離。在另一實例中，三區段U狀導體可經定尺寸及定位成使得三個區段鄰近於矩形狀結合墊之對應三個側。其他組態亦係可能的。
在一些實施例中，第一導體及/或第二導體可具有其他形狀。舉例而言，假設第一導體具有圓形形狀。接著，第二導體可為具有大於圓形第一導體之半徑之曲率半徑的弓形。在一些實施例中，此類弓形 可部分地圍繞第一導體之圓周而延伸。亦可實施其他形狀之導體。
在一些實施例中，第一導體及/或第二導體可經定尺寸及組態以便促進及/或提供所要ESD保護及/或RF功能性。舉例而言，第二導體可經塑形以便促進或利用可形成於第一導體上之不同電荷分佈。在一些情形中，電荷可經分佈成使得第一導體之拐角部分得到相對高電場強度。第二導體可在此類拐角附近經定尺寸以便利用或促進此類不同電場強度。
在另一實例中，第二導體可經定尺寸及塑形以便得到對一或多個附近裝置之RF操作及/或雜訊特性之影響極小或實質上無影響。L狀第二導體條帶為具有對RF屬性之影響極小或實質上無影響的此類導體之實例。本文更詳細地描述RF屬性及/或雜訊特性之此類有利性的實例。
參看圖5及圖6，互連金屬250被描繪為延伸至L狀導體246c之區段之一個末端中且自該區段之另一末端延伸，以便將L狀導體246電互連至介層孔252。在一些實施例中，互連金屬250可經形成為條帶區段，以便電連接至L狀導體246，但與基板(包括純質區232)絕緣。舉例而言，此類互連金屬250可藉由在絕緣層之頂部上之圖案化金屬沈積而形成。舉例而言，且如本文參看圖7C更詳細地所描述，金屬層282可形成於基板232上，以便形成歐姆接點以促進如本文所描述之ESD功能性之一或多個特徵。在圖5及圖6所示之實例的上下文中，金屬層282可經形成以便得到實例「L」狀放電結構。金屬層282可經覆蓋有介電層(例如，氮化矽)。該介電層可經蝕刻為敞開(例如，藉由光微影方法)，以便曝露「L」狀金屬層282之至少一部分。接著，互連金屬層284可經形成以便與歐姆金屬282進行電接觸。在圖5及圖6之實例組態中，互連金屬層284被描繪為將歐姆金屬結構(246)互連(250)至介層孔252。在用於與歐姆金屬282之電接觸之經曝露開口外部，互連 金屬層284可保持於介電層上方以便與半導體基板分離。在圖7C所示之實例中，額外金屬層286可經形成以便提供所要互連傳導性屬性。在一些實施中，金屬層284、286中任一者或此兩者可經組態以便提供減少一或多個介電層自基板分層之可能性的機械結構。本文更詳細地描述此類特徵之實例。
圖7A至圖7C展示可如何形成相似於圖5及圖6之彼等導體之第一導體及第二導體的實例。圖7A為具有第一導體244及第二導體246之ESD結構240的相片。進行截面切割以展示第一導體244之層總成270及第二導體246之層總成280的截面圖。在圖7A中，儘管在表面上指示用於純質半導體區之參考數字232，但此類純質區可或可不延伸至外部表面。舉例而言，可存在形成外部表面之保護層。在如本文所描述之一些實施例中，第一導體244與第二導體246之間的絕緣表面層較佳，使得ESD電荷路徑經過在表面之下的純質半導體區。
圖7B展示圖7A之第一導體244之層總成270的放大截面圖。圖7C展示圖7A之第二導體246之層總成280的放大截面圖。
圖7B展示出在一些實施中第一導體244之層總成270可經形成以便在金屬層276之結合墊表面與純質半導體區232之間提供歐姆接點。此類總成可包括形成於純質半導體區232之表面上之歐姆金屬層272。舉例而言，此類歐姆金屬層272可藉由諸如濺鍍沈積之沈積技術而由NiGeAu形成，且可具有在大約100nm至500nm之範圍內之厚度。圖7B所示之實例歐姆金屬層272具有約300nm之厚度。亦可實施其他材料及/或其他厚度。
層總成270可進一步包括經形成以便與歐姆金屬272進行電接觸之金屬層(274)。在一些實施例中，額外金屬層276可形成於金屬層274之上，以便得到與歐姆金屬層272進行電接觸的所要形狀之第一導體(圖7A中之244)。
圖7C展示出在一些實施中第二導體246之層總成280可經形成以便在導電條帶(284及/或286)與純質半導體區232之間提供歐姆接點。此類總成可包括形成於純質半導體區232之表面上之歐姆金屬層282。舉例而言，此類歐姆金屬層282可藉由諸如濺鍍沈積之沈積技術而由NiGeAu形成，且可具有在大約100nm至500nm之範圍內之厚度。圖7C所示之實例種子層具有約300nm之厚度。亦可實施其他材料及/或其他厚度。
如先前參看圖5及圖6所描述，層總成280可進一步包括經形成以便與歐姆金屬282進行電接觸之互連金屬層284。舉例而言，可藉由覆蓋金屬層282(例如，用諸如氮化矽之介電層)且在介電層中蝕刻所要開口(例如，藉由光微影方法)以便曝露歐姆金屬層282之至少一部分而形成互連金屬層。接著，互連金屬層284可經形成以便與歐姆金屬282進行電接觸。在圖5及圖6之實例組態中，互連金屬層284被描繪為將「L」狀歐姆金屬結構互連至介層孔252。在用於與歐姆金屬282之電接觸之經曝露開口外部，互連金屬層284可保持於介電層上方以便與半導體基板分離。在圖7C所示之實例中，額外金屬層286可經形成以便提供所要互連傳導性屬性。
在一些實施中，與第一導體結構及第二導體結構相關聯之各種層可形成在一起。在該等層之此類形成後，即可藉由(例如)圖案化蝕刻來分離第一導體及第二導體以得到第一導體及第二導體之所要形狀。在一些實施中，第一導體及第二導體可彼此實質上獨立地形成。在一些實施中，第一導體及第二導體可以前述方式之任何組合而形成。
圖8展示在偏壓下的ESD結構之橫截面之光電發射影像的相片。為了獲得該影像，對ESD結構進行橫截，且將探針置放於歐姆金屬導體結構244、246上以在兩個導體之間提供偏壓。兩個導體244、246之 間的基板為塊體純質GaAs半導體(被指示為232)。
在圖8所示之實例光電發射影像中，最亮發射處於金屬-半導體接面，此係很可能歸因於可藉由在金屬-半導體合金程序期間晶格之破裂而產生的半導體之表面狀態。處於塊體純質區之各種位置的暗發射亦係可見的；且此等發射係可能地歸因於電子與晶體缺陷之重組。
如圖8進一步所示，彎曲發射圖案290指示通過塊體純質GaAs區232在兩個導體244、246之間的電荷流動。當兩個導體244、246之間的電位差超過約36伏特時，此類發射圖案接通。應理解，取決於兩個導體及/或塊體純質區之組態，接通電壓可處於其他值或範圍。
與本文所描述之各種ESD結構相關聯之一或多個特徵可實施於積體電路裝置及/或其他裝置中，而無論此類裝置是否為以RF為基礎之裝置。舉例而言，具有純質半導體區之非RF裝置可具備第一導體及第二導體，以便形成可選擇性地接通以提供ESD保護之電荷路徑。
在一些實施中，如本文所描述之一或多個特徵可在用於RF相關裝置中時特別有益。參看圖9及圖10描述此類一或多個特徵可如何以減少或實質上消除RF影響之方式提供有效ESD保護的實例。圖9A展示定位於MMIC之不同部分處之ESD結構可如何在經受人體模型(human body model,HBM)ESD測試時提供不同有效性的實例。圖9B展示定位於MMIC之不同部分處之ESD結構可如何在經受機器模型(machine model,MM)ESD測試時提供不同有效性的實例。
在展示實例HBM ESD測試結果之圖9A中，群組300、302、304及306分別對應於與Vdd(電力供應器，圖5中之244a)、RFout(RF輸出，244b)、RFin(RF輸入，244c)及Ven(啟用，244d)相關聯之結合墊。在每一群組內，五個長條表示以下實例組態：左側長條表示沒有ESD裝置之原型電路；自左側起之第二長條表示具有如本文所描述之ESD(例如，有利放電結構)之生產電路；中間長條表示原型組態(左側 長條)之生產版本；自右側起之第二長條表示具有處於Vdd及Ven位置之分離ESD二極體之原型電路；且右側長條表示有利放電結構(BDS)及ESD二極體之組合。圖9B所示之機器模型結果具有該五個長條之相似群組(310、312、314、316)及配置。
應注意，在HBM狀況及MM狀況兩者下，具有ESD結構(自左側起之第二長條)之組態在RFin接腳(圖9A中之群組304及圖9B中之群組314)處相比於在其他接腳處顯著地更有效。對於RFout接腳(群組302、312)，ESD結構(第二長條)被展示為相比於沒有任何ESD裝置之彼等實例(左側長條及中間長條)提供改良型ESD電壓效能。然而，該改良不與在RFin狀況下一樣明顯。此類ESD電壓效能差異可歸因於RFin墊已使其連接至大MIM電容器，而RFout墊已使其連接至較小電容器。因此，在一些實施中，如本文所描述之ESD結構可提供於RF埠處或附近，其中已經存在電荷收集能力。如前述實例量測所表明，較大電荷收集能力(例如，RFin之大電容器)可進一步增強ESD結構之效能。
在一些實施中，可需要具有一種具有對一或多個操作參數(例如，諸如電容、電感等等之RF相關參數)之減少或實質上無影響的ESD結構。出於本文中之描述之目的，對RF相關參數之此類影響有時被稱作有利。如本文更詳細地所描述，具有插入於兩個導體之間的純質半導體之ESD結構之各種實施例可針對RF裝置提供此類有利性，同時提供有效ESD保護功能性。
為了表明穩固ESD保護能力及有利性之前述組合的需要性，考慮用於圖9A及圖9B所示之Ven之實例結果。在與圖9A及圖9B相關聯之實例RF裝置中，Ven接腳(DC輸入)已使其與針對Ven接腳提供穩固ESD保護之分離ESD保護二極體相關聯。然而，此類二極體歸因於由該二極體產生或誘發之雜訊及/或其他不良RF效應而在RF埠(輸入及輸 出)處並不理想。因此，該實例中之RFin接腳未經裝備有此類分離ESD保護二極體；且若不具備ESD保護結構(例如，原始及生產批量狀況)，則ESD電壓效能相對差。然而，在ESD保護結構(自左側起之第二長條)提供於RFin接腳處之情況下，ESD電壓效能顯著地超過其他組態之ESD電壓效能。參看圖10A及圖10B更詳細地描述RFin接腳處之ESD結構之有利性。
在如本文所描述之一些實施中，ESD結構可提供有效保護，同時具有對一或多個RF相關效能參數之影響極小或實質上無影響。圖10A及圖10B展示此類效能參數之實例。
圖10A展示如本文所描述之ESD結構可如何提供保護同時具有對實例低雜訊放大器(LNA)之頻率相依S12參數之影響極小或實質上無影響的實例。在圖10A中，基線S12量變曲線320對應於RFin不具有ESD結構之組態。S12量變曲線322、324及326對應於ESD與墊分別分離達大約30μm、20μm及10μm之組態。吾人可看出，20μm狀況非常相似於基線狀況；且其他兩種狀況(10μm及30μm狀況)亦相當相似。
圖10B展示ESD結構可如何提供保護同時具有對實例LNA之頻率相依雜訊之影響極小或實質上無影響的另一實例。在圖10B中，基線增益量變曲線330對應於RFin不具有ESD結構之組態。增益量變曲線332、334及336對應於ESD與墊分別分離達大約10μm、20μm及30μm之組態。吾人可看出，10μm及20μm狀況非常相似於針對頻率範圍之大部分之基線狀況；且30μm狀況亦相當相似。
圖11展示可提供如本文所描述之一或多個有益特徵的有利放電結構350之實例組態。結構350可形成於具有純質區360之半導體基板366上。第一導體352及第二導體356可與純質區360形成歐姆接點354、358，以便得到通過純質區360在該兩個導體(352、356)之間的放電路 徑370。如本文所描述，此類導體(352、356)可經定尺寸及分離以便提供諸如放電之有利性及可能方向的功能性。在圖11中，此類尺寸可如下：w1表示第一導體352之橫向寬度尺寸，w2表示第二導體356之橫向寬度尺寸，且w3表示第一導體及第二導體之邊緣至邊緣分離度。
有利放電結構可進一步包括形成於第一導體352與第二導體354之間的絕緣區362。舉例而言，此類絕緣區可藉由摻雜(例如，硼植入)或其他已知方法而形成。在一些實施中，此類絕緣區可引起ESD相關電荷積聚於純質區360之塊體中且行進通過該塊體，而非積聚於表面處或附近。在一些實施例中，絕緣區362之深度(d2)可經選擇以控制放電路徑370應多深。在圖11中，出於說明目的而將絕緣區362描繪為具有類方框形狀；但應理解，區362可具有其他形狀。
有利放電結構可進一步包括圍繞純質區360之一或多個絕緣區，其經定尺寸以進一步界定放電路徑370。在圖11所描繪之實例中，此類絕緣區被指示為364；且此類區可藉由適當摻雜(例如，硼植入)或其他已知方法而形成。在一些實施例中，純質區360之下部邊界之深度(d1)亦可經選擇以控制電荷積聚能力(在純質區中)及放電路徑370應多深。另外，在圖11所示之實例中，在左側上由絕緣區364定界之純質區360可抑制放電路由至在RF組件之下的區。
在圖11所示之實例中，在第一導體352(例如，結合墊)之下的純質區360之部分顯著地寬於在第二導體356之下的部分。因此，在第一導體之下的區具有較大體積，且因此具有較大電荷接收容量。因此，當ESD事件發生於第一導體352附近時，在第一導體352下方之純質區之較大電荷接收容量使ESD相關電荷很可能將進入比如漏斗之第一導體352，而非另一附近位置。一旦處於類漏斗路徑中，經適當塑形之純質區(藉由由ESD事件引起之電位差接通)就可將電荷導引至第二導 體(且導引至接地)且離開RF組件。
如本文所描述，有利放電結構可形成於具有電荷保持能力之現有裝置附近，以便增強電荷接收能力以及增加ESD相關電荷將確實首先被接收於彼處的可能性。在圖11所示之實例組態中，第一導體352(例如，結合墊)被描繪為電互連(372)至相對大電容器368。在一些實施例中，亦可利用一或多個其他裝置。
在一些實施例中，可實施具有前述特徵中之一或多者之有利放電結構，以便不僅提供實質有利性，而且以極小面積承諾如此進行。在圖5及圖6所示之實例中，第二導體246及其互連250為形成於結合墊附近及裝置230之周邊附近的薄金屬條帶。因此，可實質上保持或最低程度地調整裝置230之各種組件之原始配置及間隔。
圖12展示可經實施以製造具有本文所描述之一或多個特徵之放電結構的程序400。在區塊402中，可提供半導體基板。在一些實施例中，此類基板可包括純質半導體部分。在區塊404中，可在基板之第一位置處形成或提供裝置。在一些實施例中，此類裝置可包括與基板之純質半導體部分形成歐姆接點之一或多個導電部分。在區塊406中，可在基板之第二位置處形成或提供導體，以便在裝置及導體之電位差超過選定值時形成在裝置與導體之間通過基板之放電路徑。在一些實施例中，此類導體可與基板之純質半導體部分形成歐姆接點，使得放電路徑通過純質部分。
在裝置及導體與純質半導體基板形成歐姆接點之前述實例的上下文中，圖13展示出程序410可經實施以製造放電結構。在區塊412中，可提供具有純質區之半導體基板。在區塊414中，可在純質區之第一位置處形成第一歐姆接點。在區塊416中，可在純質區之第二位置處形成第二歐姆接點，以便通過基板之純質區在兩個歐姆接點之間形成放電路徑。此類放電路徑可經組態以在兩個歐姆接點之間的電位 差超過選定值時接通。
出於本文中之描述之目的，純質半導體可包括但不限於供執行磊晶成長程序之GaAs基板。在一些實施例中，純質半導體可包括但不限於不具有顯著濃度之摻雜劑(諸如，硼)的GaAs基板。
本發明之一或多個特徵可以數種半導體材料予以實施。此類半導體可包括但不限於砷化鎵(GaAs)、矽、可以實質上純質之形式予以實施之任何其他半導體。舉例而言，在絕緣體上矽(SOI)程序中，可存在矽基板之至少一部分可不被摻雜的情形。因此，具有如本文所描述之一或多個特徵之放電結構可以此類組態予以實施。
如本文參看圖5至圖7所描述，將一或多個歐姆金屬接點互連至接地之互連導體可經組態以減少介電層自邊緣分層的可能性。諸如介電層之層的分層通常自介電層之邊緣(例如，在界定介電層之邊緣的道(street)處)開始。
在一些實施中，互連如本文所描述之一或多個歐姆金屬接點之互連導體可經形成以便圍繞給定區域形成周邊。出於描述之目的，應理解，此類周邊可或可不形成該區域之完整圍封。舉例而言，即使互連導體之此類周邊不形成連續圍封，亦可提供用於抑制邊緣開始分層之足夠機械功能性。
圖14展示具有形成於如本文所描述之純質半導體基板上之複數個第一歐姆接點導體504的實例晶粒500。亦展示亦形成於如本文所描述之純質半導體基板上之複數個第二歐姆接點導體506，以便通過純質半導體在第一歐姆接點與第二歐姆接點之間提供ESD路徑。介電層502被展示為形成於純質半導體基板上，且一或多個互連導體508、510被展示為經形成以便通過(例如)貫通晶圓介層孔510將第二歐姆接點506互連至接地。一或多個互連導體508、510可通過形成於介電層502上之開口而電連接至第二歐姆接點506。圖15展示在此類位置處之 實例截面圖。離開第二歐姆接點506，一或多個互連導體508、510可藉由介電層502而與純質半導體基板分離。圖16展示在此類位置處之實例截面圖。
圖15A展示形成於歐姆金屬506之上的互連導體508之截面圖，歐姆金屬506形成於純質半導體基板512上。在一些實施中，歐姆金屬506可首先形成於基板512上，接著形成於覆蓋基板512及歐姆金屬506之介電層502上。為了將互連導體508形成於歐姆金屬506之上以便電接觸，可藉由(例如)光微影方法形成開口。
如圖15A所示，互連導體508可經形成以便包括延伸於介電層502之邊緣522之上的部分520。在邊緣522之上的此類懸垂物可有效地以機械方式壓制邊緣522以便防止或減少介電層502之分層的可能性，該分層常常自諸如被描繪為522之實例邊緣的邊緣部分開始。
在介電層之邊緣之上的互連導體之延伸部可以數種不同方式予以組態。舉例而言，圖15B展示一實例鋸齒狀組態，其中互連導體(508)之截面形狀包括楔入介電層502之邊緣部分532的角形延伸部530。邊緣532楔入於角形延伸部530之下的此類組態亦可有效地以機械方式壓制邊緣532以便防止或減少介電層502之分層的可能性。
互連導體508被描繪為形成於歐姆金屬506之上，歐姆金屬506又形成於純質半導體基板512之上。可以相似於參看圖15A所描述之方式的方式達成歐姆金屬506、介電層502及在介電層502中之開口的形成。
如本文參看圖7C所描述，第二互連導體可形成於第一互連導體之上以便達成所要傳導屬性。圖15C展示第一互連導體508形成於歐姆金屬506之上的實例。第二互連導體510被展示為形成於第一互連導體508之上。第二互連導體510可包括楔入介電層502之邊緣部分542的角形延伸部540。邊緣542楔入於角形延伸部540之下的此類鋸齒狀組 態亦可有效地以機械方式壓制邊緣542以便防止或減少介電層502之分層的可能性。可以相似於參看圖15A所描述之方式的方式達成在純質半導體基板512上之歐姆金屬506、介電層502及在介電層502中用於形成第一互連導體及第二互連導體之開口的形成。
如本文所描述，一或多個互連導體層可形成於介電層之上以便與純質半導體基板分離。對於一或多個互連導體之此類部分，圖16展示第一互連導體508形成於介電層502之上以使得第一互連導體508與純質半導體基板512分離的實例。第二互連導體510被展示為形成於第一互連導體508之上。第二互連導體510可包括楔入介電層502之邊緣部分542的角形延伸部540。邊緣542楔入於角形延伸部540之下的此類鋸齒狀組態亦可有效地以機械方式壓制邊緣542以便防止或減少介電層502之分層的可能性。可以相似於參看圖15C所描述之方式的方式達成介電層502在基板512之上的形成以及第一互連導體508及第二互連導體510之形成。
圖17展示可經實施以製造包括如本文所描述之抗分層性特徵之裝置的程序550。儘管在有利放電結構之上下文中進行描述，但應理解，與此類抗分層性相關聯之一或多個特徵可在無此類ESD結構之情況下進行實施。
在區塊552中，可在純質半導體基板上形成第一歐姆金屬接點。在區塊554中，可在純質半導體基板上且鄰近於第一歐姆金屬接點形成第二歐姆金屬接點以便得到有利放電結構。在區塊556中，可在第一歐姆金屬接點及第二歐姆金屬接點之上形成介電層。在區塊558中，可在介電層中形成開口以便曝露第一歐姆金屬接點及第二歐姆金屬接點之至少若干部分。在區塊560中，可形成互連層以便電連接至第二歐姆接點，且使得互連層之一部分以機械方式固定介電層之邊緣部分以藉此抑制或減少介電層之分層的可能性。
在一些實施中，本文所描述之介電層可經組態以充當鈍化層。因此，在一些實施例中，介電層可被稱作鈍化層。
在一些實施中，具有本文所描述之一或多個特徵之裝置及/或電路可包括於半導體晶粒中，諸如，圖18示意性地所描繪之實例晶粒600。晶粒600可包括經組態以收納複數個組件之半導體基板602。如本文所描述，此類基板可包括用以促進(例如)ESD結構610a、610b、610c、610d處之ESD路徑的至少一些純質部分。
晶粒600可包括RF電路604，且此類電路可互連至諸如「RF in」、「RF out」、「Power」及「Control」之接觸墊。此類接觸墊中至少一些可為ESD結構610之部件。在一些實施例中，ESC結構610可如本文所描述而經組態以提供ESD保護，同時具有對RF電路604之RF功能性或晶粒600自身之影響極小或無影響。對於此類組態，至少「RF in」及「RF out」接觸墊可具備如本文所描述之第二歐姆接點以提供ESD保護。如本文所描述，「RF in」部分可顯著地受益於如本文所描述之ESD結構。因此，在一些實施例中，晶粒600可包括至少用於「RF in」部分之ESD結構610。
在一些實施中，RF電路604可包括經組態以接收及放大由天線接收之相對弱RF信號之低雜訊放大器(LNA)606。此類放大器可對諸如雜訊指數及s參數之RF參數敏感。如本文所描述，可針對諸如LNA電路之RF電路提供穩固ESD保護，同時提供對此類RF參數之影響極小或無影響。
為RF電路604之部件的前述LNA意欲為一實例且並非一要求。在一些實施中，RF電路604可或可不包括LNA。在一些實施中，RF電路604可包括可受益於具有對RF電路之RF操作之影響極小或無影響之ESD保護的任何電路。舉例而言，此類電路可包括INA電路、功率放大器電路、切換電路、一或多個控制電路、傳輸器電路，及接收器電 路。
在一些實施中，具有本文所描述之一或多個特徵之半導體晶粒可包括於模組中。圖19展示具有參看圖18所描述之晶粒之實例模組。
在圖19所示之實例中，模組700可包括經組態以收納複數個組件之封裝基板702。在一些實施例中，封裝基板702可包括層狀基板。此類組件可包括如本文所描述之晶粒600。
晶粒600可包括RF電路604(例如，LNA電路)及複數個接觸墊。如本文所描述，此類接觸墊中至少一些可為經組態以提供具有對RF電路604之RF操作之影響極小或無影響之ESD保護的ESD結構之部件。此類接觸墊可促進具有對應接觸墊706之電連接(例如，導線結合)704在封裝基板702上之形成。接觸墊706可電連接至安置於模組700之其他部分處之其他接觸墊，以藉此促進晶粒600與在模組700外部之組件之間的電連接。
在一些實施中，模組700亦可包括一或多個表面黏著式裝置(surface-mount device,SMD)710，其安裝於封裝基板702上且經組態以促進及/或補充RF電路604之功能性以藉此得到模組700之所要功能性。
在一些實施例中，模組700亦可包括一或多個封裝結構以(例如)提供保護且促進模組700之較容易處置。此類封裝結構可包括一包覆成型件，其形成於封裝基板702之上且經定尺寸以實質上囊封其上之各種電路及組件。
應理解，儘管在以導線結合為基礎之電連接的上下文中描述模組700，但亦可以包括覆晶組態之其他封裝組態來實施本發明之一或多個特徵。
在一些實施中，具有本文所描述之一或多個特徵之裝置及/或電路可包括於諸如無線裝置之RF裝置中。此類裝置及/或電路可直接實 施於無線裝置中、以如本文所描述之模組化形式予以實施，或以其某組合予以實施。在一些實施例中，此類無線裝置可包括(例如)蜂巢式電話、智慧型手機、具有或沒有電話功能性之手持型無線裝置、無線平板電腦，等等。
圖20示意性地描繪具有本文所描述之一或多個有益特徵之實例無線裝置800。在LNA之上下文中，如本文所描述之一或多個LNA 606被展示為經由開關814及其各別雙工器812自天線816接收RF信號。此類LNA及相關通道可促進(例如)無線裝置800之多頻帶操作。在如本文所描述之LNA及相關ESD結構封裝至模組中的實施例中，此類模組可包括在虛線方框600中之組件。
LNA 606被展示為將其經放大信號傳遞至收發器810以供接收器電路(未圖示)進一步處理。收發器810亦可產生用於傳輸之RF信號且將此類信號傳遞至功率放大器(PA)811。PA 811之輸出被展示為經匹配(經由匹配電路820)且經由其各別雙工器812a至812d及頻帶選擇開關814路由至天線816。舉例而言，頻帶選擇開關814可包括單極多投(例如，SP4T)開關以允許操作頻帶(例如，頻帶2)之選擇。在一些實施例中，每一雙工器812可允許使用共同天線(例如，816)來同時地執行傳輸操作及接收操作。
在如本文所描述之PA及相關ESD結構封裝至模組中的實施例中，此類模組可包括在虛線方框600中之組件。如本文所描述，無線裝置800之其他組件可包括如本文所描述之一或多個ESD結構；且此類組件可實施於一或多個模組中。因此，亦可提供除了與LNA及PA相關聯之實例以外或代替該等實例的其他虛線方框600。
收發器810亦被展示為與基頻子系統808互動，基頻子系統808經組態以提供適合於使用者之資料及/或語音信號與適合於收發器810之RF信號之間的轉換。收發器810亦被展示為連接至電力管理組件 806，電力管理組件806經組態以管理用於無線裝置之操作之電力。此類電力管理亦可控制基頻子系統808及模組600之操作。
基頻子系統808被展示為連接至使用者介面802以促進提供至使用者及自使用者接收之語音及/或資料之各種輸入及輸出。基頻子系統808亦可連接至記憶體804，記憶體804經組態以儲存資料及/或指令以促進無線裝置之操作及/或針對使用者提供資訊之儲存。
數個其他無線裝置組態可利用本文所描述之一或多個特徵。舉例而言，無線裝置無需為多頻帶裝置。在另一實例中，無線裝置可包括諸如分集天線之額外天線，以及諸如Wi-Fi、Bluetooth及GPS之額外連接性特徵。
除非上下文另有清晰要求，否則貫穿該描述及申請專利範圍，詞語「包含」及其類似者應被認作包括性意義，此係與獨佔式或竭盡式意義相對；亦即，在「包括但不限於」之意義上。如本文通常所使用，詞語「耦接」指代可直接連接或藉由一或多個中間元件連接之兩個或兩個以上元件。另外，詞語「本文」、「上文」、「下文」及相似匯入詞語在用於本申請案中時應指代作為整體之本申請案，而非指代本申請案之任何特定部分。在上下文准許之情況下，使用單數或複數數目之以上【實施方式】中之詞語亦可分別包括複數或單數數目。關於兩個或兩個以上項目之清單的詞語「或」，彼詞語涵蓋該詞語之所有以下解譯：該清單中之項目中任一者、該清單中之所有項目，及該清單中之項目之任何組合。
本發明之實施例之以上詳細描述不意欲為竭盡式或將本發明限於上文所揭示之精確形式。熟習相關技術者將認識到，雖然上文出於說明性目的而描述本發明之特定實施例及用於本發明之實例，但在本發明之範疇內，各種等效修改係可能的。舉例而言，雖然以給定次序呈現程序或區塊，但替代性實施例可以不同次序執行具有步驟之常式 或使用具有區塊之系統，且可刪除、移動、添加、再分、組合及/或修改一些程序或區塊。此等程序或區塊中每一者可以多種不同方式予以實施。又，雖然有時將程序或區塊展示為被串列地執行，但可改為並列地執行或可在不同時間執行此等程序或區塊。
本文所提供的本發明之教示可應用於其他系統，未必為上文所描述之系統。可組合上文所描述之各種實施例之元件及動作以提供另外實施例。
雖然已描述本發明之某些實施例，但此等實施例係僅藉由實例加以呈現，且不意欲限制本發明之範疇。實際上，本文所描述之新穎方法及系統可以多種其他形式予以體現；另外，在不脫離本發明之精神的情況下，可進行本文所描述之方法及系統之形式的各種省略、取代及改變。隨附申請專利範圍及其等效者意欲涵蓋將屬於本發明之範疇及精神的此類形式或修改。
230‧‧‧裝置/單片微波積體電路(MMIC)
232‧‧‧純質區/純質半導體區/基板/塊體純質GaAs區
240a‧‧‧靜電放電(ESD)結構
240b‧‧‧靜電放電(ESD)結構
240c‧‧‧靜電放電(ESD)結構
240d‧‧‧靜電放電(ESD)結構
244a‧‧‧結合墊
244b‧‧‧結合墊
244c‧‧‧結合墊/第一導體
244d‧‧‧結合墊
246a‧‧‧L狀第二導體
246b‧‧‧L狀第二導體
246c‧‧‧L狀第二導體
246d‧‧‧L狀第二導體
250‧‧‧互連金屬跡線/互連金屬/互連
252‧‧‧貫通晶圓介層孔

Claims (19)

  1. 一種半導體裝置，其包含：具有一半導體基板之一晶粒，該半導體基板具有一純質區；與該純質區進行直接接觸之一金屬層；安置及接觸於該金屬層及該純質區之上的一鈍化層，該鈍化層界定經定尺寸以曝露該金屬層之至少一部分之一開口；及安置及接觸於該金屬層之上且通過該開口而電連接至該金屬層之一互連導體，該互連導體擁有具有一線性部分的一鋸齒狀橫截面及一對延伸部，該線性部分沿著該線性部分的長度接觸於該金屬層，及該對延伸部以自該線性部分的相反端及與安置於該鈍化層上的該互連導體之近端的相反方向延伸一角度，角形之該對延伸部於該鈍化層的該開口之一邊緣上延伸、角形之該對延伸部楔入該邊緣於其下以抑制或減少該鈍化層自該邊緣分層的可能性。
  2. 如請求項1之半導體裝置，其中該鈍化層包括一介電層。
  3. 如請求項1之半導體裝置，其中該互連導體連接至一接地。
  4. 如請求項1之半導體裝置，其進一步包含實施於該晶粒上之一射頻率電路。
  5. 如請求項4之半導體裝置，其進一步包含連接至該射頻率電路且與該純質區進行歐姆接觸之一接觸墊，該接觸墊及該金屬層經組態成使得該接觸墊與該金屬層之間大於一選定值之一電位差引起在該接觸墊與該金屬層之間通過該純質區之一傳導路徑。
  6. 如請求項5之半導體裝置，其中該傳導路徑包括一金屬-半導體-金屬接面。
  7. 如請求項6之半導體裝置，其中該傳導路徑之該金屬-半導體-金 屬接面經組態以在一靜電放電事件期間提供一放電路徑。
  8. 如請求項5之半導體裝置，其中該接觸墊經組態以接收用於該射頻率電路之一輸入射頻率信號。
  9. 如請求項8之半導體裝置，其中該射頻率電路包括一低雜訊放大器。
  10. 如請求項1之半導體裝置，其中該互連導體經組態為在該晶粒之一周邊附近延伸之一條帶。
  11. 如請求項1之半導體裝置，其中該半導體基板包括砷化鎵。
  12. 一種用於製造一半導體裝置之方法，該方法包含：提供具有一純質區之一半導體基板；形成與該純質區進行直接接觸之金屬層；在該金屬層及該純質區之上形成及接觸一鈍化層，使得該鈍化層界定經定尺寸以曝露該金屬層之至少一部分之一開口；及在該金屬層之上形成及接觸一互連導體，使得該互連導體通過該開口而電連接至該金屬層，該互連導體包括擁有具有一線性部分的一鋸齒狀橫截面及一對延伸部，該線性部分沿著該線性部分的長度接觸於該金屬層，及該對延伸部以自該線性部分的相反端及與安置於該鈍化層上的該互連導體之近端的相反方向延伸一角度，角形之該對延伸部於該鈍化層的該開口之一邊緣上延伸、角形之該對延伸部楔入該邊緣於其下以抑制或減少該鈍化層自該邊緣分層的可能性。
  13. 如請求項12之方法，其進一步包含在該半導體基板上形成一射頻率電路。
  14. 如請求項13之方法，其進一步包含形成一接觸墊且將該接觸墊連接至該射頻率電路，該接觸墊係與該純質區進行歐姆接觸，該接觸墊及該金屬層經組態成使得該接觸墊與該金屬層之間大 於一選定值之一電位差引起在該接觸墊與該金屬層之間通過該純質區之一傳導路徑。
  15. 如請求項12之方法，其中該鈍化層包括一介電層。
  16. 一種射頻率模組，其包含：經組態以收納複數個組件之一封裝基板；及安裝於該封裝基板上之一半導體晶粒，該晶粒包括一純質區，該晶粒進一步包括與該純質區進行直接接觸之一金屬層，該晶粒進一步包括安置及接觸於該金屬層及該純質區之上的一鈍化層，該鈍化層界定經定尺寸以曝露該金屬層之至少一部分之一開口，該晶粒進一步包括安置及接觸於該金屬層之上且通過該開口而電連接至該金屬層之一互連導體，該互連導體包括擁有具有一線性部分的一鋸齒狀橫截面及一對延伸部，該線性部分沿著該線性部分的長度接觸於該金屬層，及該對延伸部以自該線性部分的相反端及與安置於該鈍化層上的該互連導體之近端的相反方向延伸一角度，角形之該對延伸部於該鈍化層的該開口之一邊緣上延伸、角形之該對延伸部楔入該邊緣於其下以抑制或減少該鈍化層自該邊緣分層的可能性。
  17. 如請求項16之模組，其進一步包含電連接至該互連導體之一接地平面。
  18. 如請求項17之模組，其進一步包含實施於該晶粒上之一射頻率電路。
  19. 如請求項18之模組，其進一步包含連接至該射頻率電路且與該純質區進行歐姆接觸之一接觸墊，該接觸墊及該金屬層經組態成使得該接觸墊與該金屬層之間大於一選定值之一電位差引起在該接觸墊與該金屬層之間通過該純質區之一傳導路徑。
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