TWI580195B - 高速類比至數位轉換器及其方法 - Google Patents

Description

高速類比至數位轉換器及其方法

本案係有關於類比至數位轉換，特別係指一種類比至數位轉換電路及相關方法。

本技術領域中具通常技藝之人士當瞭解，本案所使用之微電子學相關的術語與基本概念，例如，類比、數位、電壓、電流、訊號、邏輯訊號、時脈、電晶體、P通道金屬氧化物半導體(PMOS)、N通道金屬氧化物半導體(NMOS)、源極、閘極、汲極、電路節點、比較器、放大器、閂鎖、反向器、反及閘、正反器、電阻器、電流源、共模、以及差動電路。類似上述之術語與基本概念對於本技術領域中具通常技藝之人士係屬習知，故在此不予贅述。

在本案中，邏輯訊號係指具有兩個狀態的訊號：「高」和「低」，其可被重新表述為「1」和「0」。為了簡化，在「高」(「低」)狀態的邏輯訊號係僅說明該邏輯訊號是「高」(「低」)，或可替代地，邏輯訊號為「1」(「0」)。此外，為了簡化，引號可被省略，而且上述僅說明邏輯訊號為高(低)，或可替代地，邏輯訊號為1(0)，而明瞭這樣的陳述是描述邏輯訊號的狀態。

當邏輯訊號為「高」時，被稱為生效；當邏輯訊號為低時，則被稱為「失效」。

時脈訊號係為一種週期性的邏輯訊號。為了簡化，以下「時脈訊號」可簡稱為「時脈」。

如所周知，類比至數位轉換器(ADC)接收類比訊號，並且根據時脈訊號所定義之取樣率輸出數位訊號，以代表該類比訊號之取樣的數值。如果取樣率高，ADC轉換器具有高速轉換。例如，取樣率為500Ms/s(每秒百萬個樣本)之ADC可被稱為具有高速轉換。從ADC所輸出之數位訊號係為包含數個準位(level)之多準位訊號。準位之數量決定ADC之解析度：準位越多，解析度越高。例如，輸出八準位數位訊號之ADC可能被認為是低解析ADC。八準位訊號可由使用二進位碼之三位元字元或使用溫度計碼(thermometer code)之七位元字元所代表。二進位碼以及溫度計碼係為本技術領域中具通常技藝之人士所知悉，故在此不予贅述。

高速低解析ADC通常使用快閃ADC架構，包括複數個比較器，並且輸出由ADC之解析度所決定之數個位元之數位碼。例如，八準位快閃ADC接收類比訊號，並且根據時脈訊號，週期性地比較該類比訊號與七個參考電壓，而產生包括了代表類比訊號之數值的七位元溫度計碼之數位訊號。該七個參考電壓係為被等分之準位，其中兩相鄰準位之間的差異決定ADC之最低有效位元(LSB)的準位。快閃ADC係為本技術領域中具通常技藝之人士所知悉，故在此不予贅述。

快閃ADC的缺點之一在於其需要L-1個比較器來輸出L準位數位訊號，因此，當L很大時，硬體成本可能會過高。快閃ADC的另一缺點在於其類比訊號需要與L-1個參考電壓做比較，因此，當L很大時，輸出類比訊號之源極裝置的負載可能會過重。

故，本案提出一種需要較少比較器且不需要將類比訊號與大量參考電壓做比較之ADC。

在一具體實施例中，本案提出一種電路，具有：輸入比較器， 用以接收輸入電壓，並且輸出取決於輸入之極性訊號與取決於輸入之時程訊號；參考比較器，用以接收參考電壓，並且輸出取決於參考之極性訊號與取決於參考之時程訊號；時間至數位轉換器，用以接收取決於輸入之時程訊號以及取決於參考之時程訊號，並且輸出數位訊號；以及輸出編碼器，用以接收取決於輸入之極性訊號以及數位訊號，並且輸出將輸入電壓由類比轉換至數位之輸出資料。輸入比較器偵測輸入電壓之極性，並且在完成輸入電壓之極性的偵測時，使得取決於輸入之時程訊號生效；而參考比較器偵測參考電壓之極性，並且在完成參考電壓之極性的偵測時，使得取決於參考之時程訊號生效。時間至數位轉換器將取決於輸入之時程以及取決於參考之時程之間的差異轉換成為數位訊號。

在一具體實施例中，本案提出一種電路，包括：比較器陣列，包括第一比較器以及第二比較器，第一比較器係用以接收輸入電壓，並且根據時脈訊號之時程輸出指示輸入電壓的極性之第一極性訊號以及指示第一極性訊號已就緒之第一就緒訊號，第二比較器係用以接收第一參考電壓，並且根據時脈訊號之時程輸出指示第一參考電壓的極性之第二極性訊號以及指示第二極性訊號已就緒之第二就緒訊號；時間至數位轉換器，用以接收第一就緒訊號以及第二就緒訊號，並且輸出指示第一就緒訊號以及第二就緒訊號之間之相對時程之數位訊號；以及輸出編碼器，用以接收第一極性訊號以及數位訊號，並且輸出代表輸入電壓之類比至數位轉換的結果之輸出資料。在一具體實施例中，比較器陣列更包括第三比較器，用以接收第二參考電壓，並且根據時脈訊號之時程輸出指示第二參考電壓的極性之第三極性訊號以及指示第三極性訊號已就緒之第三就緒訊號；時間至數位轉換器係用以進一步接收第三就緒訊號；以及數位訊號進一步指示第一就緒訊號以及第三就緒訊號之間之相對時程。在一具體實施例中，時間至數位轉換 器包括第一正反器電路，用以偵測第一就緒訊號相對於第二就緒訊號之相對時程。在一具體實施例中，時間至數位轉換器更包括第二正反器電路，用以偵測第一就緒訊號相對於第三就緒訊號之相對時程。在一具體實施例中，第一參考電壓係使用電阻階梯而建立。在一具體實施例中，第一參考電壓以及第二參考電壓係皆使用電阻階梯而建立。在一具體實施例中，輸入電壓之共模值係相同於第一參考電壓之共模值，並且亦相同於第二參考電壓之共模值。在一具體實施例中，第二參考電壓之強度係兩倍於第一參考電壓之強度。

在一具體實施例中，本案提出一種電路，包括：輸入比較器，用以接收輸入電壓，並且輸出取決於輸入之取決於輸入之極性訊號以及取決於輸入之取決於輸入之就緒訊號；N個參考比較器，用以分別接收N個參考電壓，並且分別輸出N個取決於參考之取決於參考之極性訊號以及N個取決於參考之取決於參考之就緒訊號，其中N係為大於1之整數；時間至數位轉換器，用以接收取決於輸入之取決於輸入之就緒訊號以及N個取決於參考之取決於參考之就緒訊號，並且輸出數位訊號，其量化取決於輸入之取決於輸入之就緒訊號相對於N個取決於參考之取決於參考之就緒訊號之相對時程；以及輸出編碼器，用以接收取決於輸入之極性訊號以及數位訊號，並且輸出代表輸入電壓之類比至數位轉換之輸出資料，其中：當輸入比較器完成輸入電壓之極性的偵測時，取決於輸入之取決於輸入之就緒訊號係為生效，而且當個別參考比較器完成個別參考電壓之極性的偵測時，N個取決於參考之取決於參考之就緒訊號之每一者係為生效。在一具體實施例中，輸入比較器以及N個參考比較器係由實質相同之電路所構成。在一具體實施例中，輸入電壓以及N個參考電壓均具有相同的共模值。在一具體實施例中，時間至數位轉換器包括N個正反器電路，用以分別偵測取決於輸入之取決於輸入之就緒訊號以及N個取決於 參考之取決於參考之就緒訊號之間之相對時程。在一具體實施例中，數位訊號包括從N個正反器電路所分別輸出之N個邏輯訊號。在一具體實施例中，N個參考電壓係平均地分布於準位〔level〕中。在一具體實施例中，N個參考電壓係使用電阻階梯而建立。

在一具體實施例中，本案提出一種方法，包括：接收輸入電壓以及包括至少第一參考電壓以及第二參考電壓之複數個參考電壓；同時分別使用輸入比較器偵測輸入電壓以及使用複數個參考比較器偵測複數個參考電壓，複數個參考比較器分別包括至少第一參考比較器以及第二參考比較器，其中第一輸入比較器輸出取決於輸入之時程訊號，而且複數個參考比較器輸出複數個取決於參考之時程訊號，分別包括至少第一取決於參考之時程訊號以及第二取決於參考之時程訊號；進行時間至數位轉換，以偵測取決於輸入之時程訊號以及複數個取決於參考之時程訊號之間之相對時程；基於偵測輸入電壓之結果，決定輸入電壓之極性；以及基於時間至數位轉換之結果，決定輸入電壓之範圍。在一具體實施例中，輸入比較器偵測輸入電壓之極性，並且使得取決於輸入之時程訊號在輸入電壓之極性被解析時生效，第一參考比較器偵測第一參考電壓之極性，並且使得第一取決於參考之時程訊號在第一參考電壓之極性被解析時生效，第二參考比較器偵測第二參考電壓之極性，並且使得第二取決於參考之時程訊號在第二參考電壓之極性被解析時生效。在一具體實施例中，輸入比較器以及複數個參考比較器係由實質相同的電路所構成。在一具體實施例中，輸入電壓以及複數個參考電壓皆具有相同的共模值。在一具體實施例中，複數個參考電壓係使用電阻階梯所建立。在一具體實施例中，進行時間至數位轉換包括使用複數個正反器電路，用以偵測取決於輸入之時程訊號以及複數個取決於參考之時程訊號之間之相對時程。

100‧‧‧類比至數位轉換器

110‧‧‧比較器陣列

120、121、122、123、300‧‧‧比較器

130‧‧‧時間至數位轉換器

131、132、133‧‧‧資料正反器

140‧‧‧輸出編碼器

310‧‧‧放大器

311、312、321、322、323、324、325、326‧‧‧PMOS電晶體

313、314、315、327、328‧‧‧NMOS電晶體

316‧‧‧節點

320‧‧‧閂鎖

330、340‧‧‧緩衝器

331、332、341、342、360、370‧‧‧反向器

380‧‧‧反及閘

400‧‧‧電阻階梯

410‧‧‧電流源

411~417‧‧‧電阻器

VI‧‧‧輸入電壓

V1‧‧‧第二參考電壓

V2‧‧‧第二參考電壓

V3‧‧‧第三參考電壓

VDD‧‧‧電源供應器節點

VIP、V1P、V2P、V3P、VO1P、VO2P、VO3P‧‧‧第一端

VIN、V1N、V2N、V3N、VO1N、VO2N、VO3N‧‧‧第二端

VCM‧‧‧共模電壓

CK‧‧‧時脈訊號

P0‧‧‧第一極性訊號

P0B‧‧‧邏輯補數

P1‧‧‧第二極性訊號

P2‧‧‧第三極性訊號

P3‧‧‧第四極性訊號

R0‧‧‧第一就緒訊號

R1‧‧‧第二就緒訊號

R2‧‧‧第三就緒訊號

R3‧‧‧第四就緒訊號

D‧‧‧數位訊號

D1‧‧‧第一中間邏輯訊號

D2‧‧‧第二中間邏輯訊號

D3‧‧‧第三中間邏輯訊號

DOUT‧‧‧輸出資料

圖1繪示本案一具體實施例之類比至數位轉換器示意圖。

圖2繪示描述比較器之就緒訊號的時程與比較器所解析之電壓訊號強度之相關性的轉移函數。

圖3繪示本案一具體實施例之比較器示意圖。

圖4繪示本案一具體實施例之電阻階梯。

本案係有關於類比至數位轉換。儘管本說明書描述各種例示性實施例以作為實施本案之較佳態樣，必須了解本案概念可能以許多不同形式來體現，且不應解釋為限於本說明書中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本案將為詳盡且完整，且將向熟習此項技術者充分傳達本案概念的範疇。

圖1繪示本案一具體實施例之類比至數位轉換器(ADC)100功能方塊圖。ADC 100接收輸入電壓VI(其差動電路具體實施例包括第一端VIP以及第二端VIN)。此外，ADC 100亦接收複數個參考電壓，其例如而不受限於包括第一參考電壓V1(其差動電路具體實施例包括第一端V1P以及第二端V1N)、第二參考電壓V2(其差動電路具體實施例包括第一端V2P以及第二端V2N)、以及第三參考電壓V3(其差動電路具體實施例包括第一端V3P以及第二端V3N)。ADC 100包括比較器陣列110、時間至數位轉換器(TDC)130、以及輸出編碼器140。比較器陣列110，例如而不受限於，包括第一(第二、第三、第四)比較器(圖1所標示之CMP)120(121、122、123)，用以根據時脈訊號CK之時程，偵測VI(V1、V2、V3)之極性。第一(第二、第三、第四)比較器120(121、122、123)輸出第一(第二、第三、第四)極性訊號P0(P1、P2、P3)與第一(第二、第三、第四)就緒訊號R0 (R1、R2、R3)。TDC 130接收四個就緒訊號R0、R1、R2、以及R3，並且輸出數位訊號D。TDC 130，例如而不受限於，包括第一(第二、第三)資料正反器(DFF)131(132、133)。數位訊號D包括第一(第二、第三)中間邏輯訊號D1(D2、D3)。輸出編碼器140接收數位訊號D，並且輸出輸出資料DOUT。第一、第二、第三、以及第四比較器120、121、122、以及123係為實質相同之電路。每一個比較器接收個別電壓訊號(亦即，VI、V1、V2、V3)，並且根據時脈訊號CK之時程，輸出個別極性訊號(亦即，P0、P1、P2、P3)與個別就緒訊號(亦即，R0、R1、R2、R3)。個別極性訊號係為指示個別電壓訊號之極性的邏輯訊號，而個別就緒訊號係為指示個別極性訊號已經就緒之邏輯訊號。例如，當R0為0時，P0尚未就緒。當R0為1且P0為1(0)時，指示P0已經就緒，而且VI為正(負)，亦即，VIP高於(低於)VIN。本案之原理將於下文中說明。

比較器(例如，圖1中的比較器120至123)進行電壓訊號(例如，VI、V1、V2、以及V3)之極性的偵測，其開始於時脈訊號的邊緣(例如，圖1之時脈訊號CK的上升邊緣)。完成偵測需要一些時間。為了指示偵測是否完成，比較器輸出就緒訊號(例如，圖1之R0、R1、R2、以及R3)，其保持失效，直到偵測完成。就緒訊號的時程，其係由完成偵測所需之時間(亦即，時脈訊號CK之邊緣以及就緒訊號生效之間的時間間隔)所定義，取決於電壓訊號之強度。偵測較大電壓訊號之極性比較容易而且需要較短的時間，因此就緒訊號將較早生效。因此，就緒訊號之時程反映了電壓訊號的強度。圖2繪示描述就緒訊號的時程取決於電壓訊號之強度的示例性轉移函數。

舉例而言，當電壓訊號的強度為100mV時，就緒訊號的時程為50ps，亦即，比較器需要50ps來解析電壓訊號的極性。對於給定之電壓訊號，如果時程長於(短於)50ps，電壓訊號的強度必 須小於(大於)100mV。藉由同時偵測輸入電壓並且偵測參考電壓，吾人可透過比較偵測輸入電壓所需之時間以及偵測參考電壓所需之時間，決定輸入電壓是否在強度上大於參考電壓。

復參閱圖1，例如而不受限於，V1為100mV，V2為200mV，而且V3為300mV，亦即V1P、V2P、以及V3P係分別高出V1N、V2N、以及V3N達100mV、200mV、以及300mV。根據先前所討論的，R1的時程必定大於R2的時程，其必定大於R3的時程。如果R0的時程大於R1的時程，表示VI的強度必定小於100mV。如果R0的時程小於R1的時程，但大於R2的時程，表示VI的強度必定大於100mV而小於200mV。如果R0的時程小於R2的時程，但大於R3的時程，表示VI的強度必定大於200mV，但小於300mV。如果R0的時程小於R3的時程，表示VI的強度必定大於300mV。因此，藉由比較R0的時程以及R1、R2、R3的時程，可以找出VI的強度範圍。TDC 130分別使用DFF 131、132、133來比較R0的時程以及R1、R2、R3的時程。DFF 131(132，133)在R1(R2、R3)的上升邊緣取樣R0，而獲得D1(D2、D3)。如果R0的時程大於R1(R2、R3)的時程，D1(D2、D3)為0；如果R0的時程小於R1(R2、R3)的時程，D1(D2、D3)為1。此外，P0指示VI的極性：如果R0為1而且P0為1(0)，代表VI為正(負)。因此，VI的範圍可以根據P0、D1、D2、以及D3而被找到，而且輸出編碼器140可使用下表建立輸出資料DOUT來表示VI：

因此，ADC 100在效果上係為三位元八階ADC。

ADC 100在兩個方面優於先前技藝之快閃ADC。第一，僅需要少量的比較器。詳而言之，先前技藝之三位元八階快閃ADC需要七個比較器，然而ADC 100僅需要四個比較器。第二，輸入電壓VI不需要與複數個參考電壓相比較，因此，相較於先前技藝之快閃ADC，輸出輸入電壓VI之源極裝置的負載可以大幅減小。

DFF係為本技術領域中具通常技藝之人士所知悉，故在此不予贅述。

圖3繪示圖1之比較器120的具體實施例之比較器300示意圖。比較器300包括：放大器310，用以接收輸入電壓VI(其包括第一端VIP以及第二端VIN)，並且輸出第一中間電壓VO1(其包括第一端VO1P以及第二端VO1N)；閂鎖320，用以接收第一中間電壓VO1，並且輸出第二中間電壓VO2(其包括第一端VO2P以及第二端VO2N)；一對緩衝器330以及340，用以接收第二中間電壓VO2，並且輸出第三中間電壓VO3(其包括第一端VO3P以及第二端VO3N)；第一對反向器360以及370，用以接收第三中間電壓VO3，並且分別輸出P0B以及P0，其中P0係為上述指示輸入電壓VI之極性的第一極性訊號，而且P0B係為當P0就緒(亦即，R0為高)時之P0的邏輯補數；以及反及閘380，用以接收VOP3以及VON3，並且輸出R0，其係為上述第一就緒訊號。在本案中，「VDD」代表電源供應器節點。放大器310包括：P通道金屬氧化物半導體(PMOS)電晶體311以及312，以及N通道金屬氧化物半導體(NMOS)電晶體313、314、以及315。閂鎖320包括：PMOS電晶體321、322、323、324、325、以及326， 以及NMOS電晶體327以及328。緩衝器330包括串級架構之第二對反向器331以及332。緩衝器340包括串級架構之第三對反向器341以及342。圖3之裝置與訊號之間的連接之細節係為不解自明，而且為本技術領域中具通常技藝之人士所熟悉者，故在此不予贅述。例如，PMOS電晶體311之源極、閘極、以及汲極端係分別連接至VDD、CK、以及VO1N；NMOS電晶體313之源極、閘極、以及汲極端係分別連接至電路節點316、VIP、以及VO1N。

當時脈訊號CK為低時：NMOS電晶體315被截止，導致NMOS電晶體313以及314被截止，接著VO1P以及VO1N分別透過PMOS電晶體312以及311被拉高至VDD。結果，PMOS電晶體325以及326被截止，VO2N以及VO2P分別透過PMOS電晶體323以及324被拉高至VDD，導致VOP3以及VON3分別透過緩衝器330以及340被拉高，結果P0、P0B、以及R0皆被拉低。當時脈訊號CK轉變成高時：PMOS電晶體311、312、323、以及324皆被截止，NMOS電晶體313、314、以及315皆被導通，而且VO1P以及VO1N兩者皆下降至接地。如果VIP(VIN)高於VIN(VIP)，VO1N(VO1P)下降得比VO1P(VO1N)更快，導致VO2N(VO2P)下降得比VO2P(VO2N)更快。結果，VO2N(VO2P)下降至接地，導致VO2P(VO2N)透過PMOS電晶體322(321)被拉高至VDD。接著，VO3P(VO3N)保持為高，VO3N(VO3P)透過緩衝器340(330)下降至低，P0(P0B)透過反向器370而生效，而且R0透過反及閘380而生效，代表VI極性的偵測完成後，P0已就緒。反向器(例如，331、332、341、342、360、以及370)以及反及閘(例如，380)係為本技術領域中具通常技藝之人士所知悉，故在此不予贅述。

當圖3之比較器300被使用來實現圖2之比較器120時，相同的電路亦為被使用來實現比較器121(122、123)，其分別以V1(V2、V3)取代VI，以P1(P2、P3)取代P0，以及以R1(R2、 R3)取代R0。

參考電壓V1、V2、以及V3可以使用，例如，圖4所示之電阻階梯400而被產生。電阻階梯400包括電流源410以及，例如而不受限於，七個電阻器411-417。圖4係為本技術領域中具通常技藝之人士所不解自明者(例如，V2P係取自電阻器411以及412之間)，因此在此不予贅述。舉例而不作為限制，電阻器411-417係皆為50-歐姆電阻器，而且電流源410之電流1mA；如此使得V1(其為V1P以及V1N之間的電壓差)為100mV，V2(其為V2P以及V2N之間的電壓差)為200mV，以及V3(其為V3P以及V3N之間的電壓差)為300mV。此外，在電阻器413以及414之間有共模電壓VCM，其係為V1P以及V1N之平均值，亦為V2P以及V2N之平均值，亦為V3P以及V3N之平均值。為了使圖1之ADC 100功能正常，如果電阻階梯400被使用來產生參考電壓V1、V2、以及V3，輸入電壓VI之共模值(其係為VIP以及VIN之平均值)必須等於共模電壓VCM。輸入電壓VI之共模值可以由源極電路所設定，其例如透過使用共模回授方式來輸出輸入電壓VI。共模回授係為本技術領域中具通常技藝之人士所知悉，故在此不予贅述。

繼續參考圖1，請注意TDC 130內所示僅為時間至數位轉換器之示例性具體實施例。其他具體實施例亦可被使用，只要所得之數位訊號D反映相對於R1、R2、以及R3之R0的相對時程。

請注意R0(R1、R2、R3)係為時程訊號，其於比較器120(121、122、123)完成VI(V1、V2、V3)之極性的偵測時生效。TDC 130接收時程訊號R0、R1、R2、以及R3，並且輸出數位訊號D，並且因此實現時間至數位轉換的功能。

本案在上文中已以較佳實施例揭露，然熟習本項技術者應理解的是，該實施例僅用於描繪本案，而不應解讀為限制本案之範圍。應注意的是，舉凡與該實施例等效之變化與置換，均應設為涵蓋 於本案之範疇內。

100‧‧‧類比至數位轉換器

110‧‧‧比較器陣列

120、121、122、123‧‧‧比較器

130‧‧‧時間至數位轉換器

131、132、133‧‧‧資料正反器

140‧‧‧輸出編碼器

VI‧‧‧輸入電壓

V1‧‧‧第二參考電壓

V2‧‧‧第二參考電壓

V3‧‧‧第三參考電壓

VIP、V1P、V2P、V3P‧‧‧第一端

VIN、V1N、V2N、V3N‧‧‧第二端

CK‧‧‧時脈訊號

P0‧‧‧第一極性訊號

P1‧‧‧第二極性訊號

P2‧‧‧第三極性訊號

P3‧‧‧第四極性訊號

R0‧‧‧第一就緒訊號

R1‧‧‧第二就緒訊號

R2‧‧‧第三就緒訊號

R3‧‧‧第四就緒訊號

D‧‧‧數位訊號

D1‧‧‧第一中間邏輯訊號

D2‧‧‧第二中間邏輯訊號

D3‧‧‧第三中間邏輯訊號

DOUT‧‧‧輸出資料

Claims (10)

1. 一種類比至數位轉換電路，包括：一比較器陣列，包括一第一比較器以及一第二比較器，該第一比較器係用以接收一輸入電壓，並且根據一時脈訊號之時程輸出指示該輸入電壓的極性之一第一極性訊號以及指示該第一極性訊號已就緒之一第一就緒訊號，該第二比較器係用以接收一第一參考電壓，並且根據該時脈訊號之該時程輸出指示該第一參考電壓的極性之一第二極性訊號以及指示該第二極性訊號已就緒之一第二就緒訊號；一時間至數位轉換器，用以接收該第一就緒訊號以及該第二就緒訊號，並且輸出指示該第一就緒訊號以及該第二就緒訊號之間之一相對時程之一數位訊號；以及一輸出編碼器，用以接收該第一極性訊號以及該數位訊號，並且輸出代表該輸入電壓之類比至數位轉換的結果之一輸出資料。
2. 如請求項第1項所述之類比至數位轉換電路，其中：該比較器陣列更包括一第三比較器，用以接收一第二參考電壓，並且根據該時脈訊號之該時程輸出指示該第二參考電壓的極性之一第三極性訊號以及指示該第三極性訊號已就緒之一第三就緒訊號；該時間至數位轉換器係用以進一步接收該第三就緒訊號；以及該數位訊號進一步指示該第一就緒訊號以及該第三就緒訊號之間之一相對時程。
3. 如請求項第2項所述之類比至數位轉換電路，其中該時間至數位轉換器包括：一第一正反器電路，用以偵測該第一就緒訊號相對於該第二就緒訊號之一相對時程；以及一第二正反器電路，用以偵測該第一就緒訊號相對於該第三就緒訊號之一相對時程。
4. 如請求項第2項所述之類比至數位轉換電路，其中該第一參考電壓係使用一電阻階梯而建立；該輸入電壓之共模值係相同於該第一參考電壓之共模值，並且亦相同於該第二參考電壓之共模值；且該第二參考電壓之強度係兩倍於該第一參考電壓之強度。
5. 一種類比至數位轉換電路，包括：一輸入比較器，用以接收一輸入電壓，並且輸出一取決於輸入之極性訊號以及一取決於輸入之就緒訊號；N個參考比較器，用以分別接收N個參考電壓，並且分別輸出N個取決於參考之極性訊號以及N個取決於參考之就緒訊號，其中N係為大於1之整數；一時間至數位轉換器，用以接收該取決於輸入之就緒訊號以及該N個取決於參考之就緒訊號，並且輸出一數位訊號，其量化該取決於輸入之就緒訊號相對於該N個取決於參考之就緒訊號之一相對時程；以及一輸出編碼器，用以接收該取決於輸入之極性訊號以及該數位訊號，並且輸出代表該輸入電壓之類比至數位轉換之一輸出資料，其中：當該輸入比較器完成該輸入電壓之極性的偵測時，該取決於輸入之就緒訊號係為生效，而且當一個別參考比較器完成一個別參考電壓之極性的偵測時，該N個取決於參考之就緒訊號之每一者係為生效。
6. 如請求項第5項所述之類比至數位轉換電路，其中該輸入電壓以及該N個參考電壓均具有相同的共模值，且該N個參考電壓係使用一電阻階梯而建立，並平均地分布於準位〔level〕中。
7. 如請求項第5項所述之類比至數位轉換電路，其中該時間至數位轉換器包括N個正反器電路，用以分別偵測該取決於輸入之就緒訊號以及該N個取決於參考之就緒訊號之間之一相對時 程；且該數位訊號包括從該N個正反器電路所分別輸出之N個邏輯訊號。
8. 一種類比至數位轉換方法，包括：接收一輸入電壓以及包括至少一第一參考電壓以及一第二參考電壓之複數個參考電壓；同時分別使用一輸入比較器偵測該輸入電壓以及使用複數個參考比較器偵測該複數個參考電壓，該複數個參考比較器分別包括至少一第一參考比較器以及一第二參考比較器，其中該第一輸入比較器輸出一取決於輸入之時程訊號，而且該複數個參考比較器輸出複數個取決於參考之時程訊號，分別包括至少一第一取決於參考之時程訊號以及一第二取決於參考之時程訊號；進行一時間至數位轉換，以偵測該取決於輸入之時程訊號以及該複數個取決於參考之時程訊號之間之一相對時程；基於偵測該輸入電壓之結果，決定該輸入電壓之極性；以及基於該時間至數位轉換之結果，決定該輸入電壓之一範圍。
9. 如請求項第8項所述之類比至數位轉換方法，其中該輸入比較器偵測該輸入電壓之極性，並且使得該取決於輸入之時程訊號在該輸入電壓之該極性被解析時生效，該第一參考比較器偵測該第一參考電壓之極性，並且使得該第一取決於參考之時程訊號在該第一參考電壓之該極性被解析時生效，該第二參考比較器偵測該第二參考電壓之該極性，並且使得該第二取決於參考之時程訊號在該第二參考電壓之該極性被解析時生效。
10. 如請求項第8項所述之類比至數位轉換方法，其中該輸入電壓以及該複數個參考電壓皆具有相同的共模值；該複數個參考電壓係使用一電阻階梯所建立；且進行該時間至數位轉換包括使用複數個正反器電路，用以偵測該取決於輸入之時程訊號以及 該複數個取決於參考之時程訊號之間之一相對時程。