TWI574510B - 電路、時間數位轉換器、積體電路、發射器、接收器及收發器 - Google Patents

電路、時間數位轉換器、積體電路、發射器、接收器及收發器 Download PDF

Info

Publication number
TWI574510B
TWI574510B TW104115588A TW104115588A TWI574510B TW I574510 B TWI574510 B TW I574510B TW 104115588 A TW104115588 A TW 104115588A TW 104115588 A TW104115588 A TW 104115588A TW I574510 B TWI574510 B TW I574510B
Authority
TW
Taiwan
Prior art keywords
circuit
signal
sequence
frequency
values
Prior art date
Application number
TW104115588A
Other languages
English (en)
Other versions
TW201608833A (zh
Inventor
斯特凡 特提克
安卓斯 萊特拿
Original Assignee
英特爾智財公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾智財公司 filed Critical 英特爾智財公司
Publication of TW201608833A publication Critical patent/TW201608833A/zh
Application granted granted Critical
Publication of TWI574510B publication Critical patent/TWI574510B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise

Description

電路、時間數位轉換器、積體電路、發射器、接收器及收發器
本發明關於連同不同方法及進一步實作的時間數位轉換器、電路、積體電路、發射器、接收器及收發器。
在許多發射器、接收器及收發器應用中，使用本地震盪器(LO)信號來分別上混合或下混合待被發射或接收的信號。基於數位鎖相迴路(DPLL)的頻率合成器已變成重要解決方式，例如因為其對支援多個頻帶的彈性及容易可配置性。再者，DPLL可能也允許移動至較小處理節點。此外，鎖相迴路之數位實作中的數位迴路濾波器(LF)可能更不受雜訊影響。
頻率合成器之優點的重要部分係為在特定頻率範圍內的積分相位雜訊。在DPLL實作中對雜訊之其中一個貢獻者係為時間數位轉換器(TDC)，其常常用於相 位比較。因此它可能有關降低上述實作的雜訊。
然而，在其他技術領域中，為了不同原因而使用時間數位轉換器，例如，用以精確地測量經過時間。又在這些應用中，時間數位轉換器或包含時間數位轉換器之電路的雜訊性質可能是有趣的。
概要
因此，存在使用時間數位轉換器技術來降低電路中之雜訊的需求。
可能藉由根據獨立申請專利範圍之任一者的電路、時間數位轉換器、積體電路、發射器、接收器、收發器、方法、程式或手段來滿足此需求。
100‧‧‧數位PLL電路
110‧‧‧參考信號產生器
fREF‧‧‧頻率
120‧‧‧時間數位轉換器
130‧‧‧類比電路部分
140‧‧‧數位電路部分
150‧‧‧雜訊消除電路
160‧‧‧數位迴路濾波器
170‧‧‧數位控制震盪器
180‧‧‧多模式分頻器
fDCO‧‧‧頻率
190‧‧‧分頻器控制電路
200‧‧‧積分三角調變器
210‧‧‧減法器
220‧‧‧積分器
230‧‧‧乘法器
240‧‧‧減法器
300‧‧‧電路
310‧‧‧可控制震盪器
320‧‧‧輸入信號處理電路
330‧‧‧數位資料處理電路
340‧‧‧時間數位轉換器
350‧‧‧迴路濾波器
360‧‧‧雜訊消除電路
370‧‧‧分頻器
380‧‧‧分頻器控制電路
390‧‧‧終端
400‧‧‧終端
410‧‧‧參考信號產生器
420‧‧‧濾波器
430‧‧‧降取樣器
440‧‧‧高操作頻率域
450‧‧‧分頻器
460‧‧‧積分三角調變器
470‧‧‧減法器
480‧‧‧積分器
490‧‧‧數位資料處理電路
500‧‧‧濾波器
510‧‧‧降取樣器
520‧‧‧乘法器
530‧‧‧結合器
540‧‧‧參考時脈信號產生器
550‧‧‧倍頻電路
600‧‧‧積體電路
610‧‧‧基板
620‧‧‧混合器
630‧‧‧終端
700‧‧‧接收器
710‧‧‧發射器
720‧‧‧收發器
730‧‧‧天線
P100-P130‧‧‧程序
P200-P270‧‧‧程序
接下來將僅藉由舉例來說明電路、設備及/或方法的一些實例。在此內文中，將參考附圖。
第1圖顯示數位PLL電路的簡化方塊圖；第2圖顯示根據包括根據一實例之時間數位轉換器之實例之電路的簡化方塊圖；第3圖顯示根據包含根據一實例之時間數位轉換器之實例之電路的方塊圖；第4圖顯示多邊緣相位比較的原理；第5圖顯示積體電路的簡化方塊圖；第6圖顯示根據一實例之接收器、發射器或 收發器的簡化方塊圖；第7圖顯示根據一實例之方法的流程圖；及第8圖顯示根據一實例之另一方法的流程圖。
【發明內容及實施方式】
現在將更完全參考繪示一些實例之附圖地說明各種實例。在圖中，可能為了清楚而誇大線、層及/或區域的厚度。
藉此，儘管實例能夠有各種修改及替代型式，但本文將詳細說明圖中的示範實例。然而，應了解不打算將實例限制為所揭露之特定形式，反而相反地，實例係用以涵蓋落在本揭露之範疇內的所有修改、等效物及替代。遍及圖示之說明的相同編號是指相同或類似元件。此外，將使用概要參考符號來指多於一個結構、元件或物件或同時用以說明多於一個結構、元件或物件。被相同、類似或概要參考符號所指的物件、結構及元件可能被相同地實作。然而，元件之間的一個、一些或所有性質、特徵及維度可能也變化。
將了解當一元件被稱為「連接」或「耦接」至另一元件時，它會直接連接或耦接至另一元件或可能存在中間元件。對照之下，當一元件被稱為「直接連接」或「直接耦接」至另一元件時，沒有存在中間元件。應以類似方式來解釋用以描述元間之間之關係的其他文字(例 如，「之間」對「直接之間」、「相鄰」對「直接相鄰」、等等)。
本文使用的術語僅係為了說明特定實例的目的且不打算限制實例。如本文所使用，除非內文另外清楚指示，否則單數型式「一」及「此」也打算包括複數型式。將進一步了解「包含」及/或「包括」之詞當在本文使用時指明存在所述之特徵、整體、步驟、操作、元件及/或組件，但不排除存在或增加一或更多其他特徵、整體、步驟、操作、元件、組件及/或以上之群組。
除非另外定義，否則本文使用的所有術語(包括技術及科學術語)具有與實例所屬之領域之其中一個通常技藝者一般了解相同的意思。將進一步了解例如在常用字典中定義之那些的術語應被解釋為具有與其在相關領域之內文中的意思一致之意思，且將不以理想化或過於正式意義來解釋，除非本文明確地如此定義。
如上所指，時間數位轉換器(TDC)可能在種類繁多的技術應用中使用，包括例如產生調變或未調變本地震盪器(LO)信號。可能使用這樣的本地震盪器信號來接收、發射或交換資料以只列舉很少實例。例如，可能使用無線技術以及線路接合技術來發射、接收或交換資料。實例來自於接收器、發射器及收發器的技術領域。這些裝置可能在無線射頻(RF)之領域中操作。然而，也在其他包括例如測量技術之技術的領域中使用時間數位轉換器。
多模式收發器、接收器及發射器的核心方塊係為頻率合成器。依據實作，頻率合成器可能用以在收發器之接收器模式(RX模式)中或在接收器中產生本地震盪器(LO)。在發射器或收發器操作的情況中，例如在發射器極性模式(TX極性模式)中，可能使用頻率合成器來產生相位調變載波。
在許多現代實作中，頻率合成器係基於數位鎖相迴路(DPLL)。它們已變成很常實作的解決方式，主要是因為其對支援多個頻帶的彈性及容易可配置性。它們可能例如提供移動至較小處理節點的可能性。DPLL的數位迴路濾波器(LF)可能也更不受雜訊影響。第1圖示意地繪示基於多模數分頻器或多模式分頻器(MMD)的DPLL架構。在所示之實作中，時間數位轉換器被用於相位比較。
第1圖顯示數位PLL電路100的示意方塊圖。PLL電路100包含參考信號產生器110(REF)，其產生具有頻率fREF的參考信號。參考信號被提供至時間數位轉換器120(TDC)，其包含類比電路部分130及數位電路部分140。參考信號被提供至TDC 120的類比部分130。
時間數位轉換器120在第1圖所示之實例中產生在數位電路部分140中的數位資料，數位電路部分140經由雜訊消除電路150耦接至數位迴路濾波器160(數位LF)。數位迴路濾波器160的輸出接著耦接至數 位控制震盪器170(DCO)，其在其輸出提供具有頻率fDCO的輸出信號。
數位控制震盪器170的輸出信號經由多模式分頻器180(MMD)被反饋至時間數位轉換器120的類比電路部分130。在多模式分頻器180的輸出，具有比數位控制震盪器170之頻率fDCO更小之頻率的多模式分頻器180產生反饋信號。在第1圖中，反饋信號因在其分割的頻率方面被稱為DIV。
為了更具體，如第1圖所示的DPLL電路100係為部分的鎖相迴路電路。藉由使用通道字，其也稱為控制值，分頻器控制信號能被分頻器控制電路190提供至多模式分頻器180。這裡，針對部分DPLL電路100的情況，分頻器控制電路190包含積分三角調變器200，其接收通道字且基於通道字產生分頻器控制信號。
分頻器控制信號及通道字皆被提供至雜訊消除電路150以允許消除因在至少兩個分頻器之間切換多模式分頻器180所造成的相移。為了更具體，通道字及分頻器控制信號被提供至減法器210，其在第1圖所示之實例中配置以將分頻器控制信號減去通道字。因此，在減法器210的輸出存在積分三角調變器200的量化雜訊。
雜訊消除電路150更包含積分器220，其積分減法器210之值。積分器220的輸出係耦接至乘法器230，其係用以校準積分器220所提供的信號以從TDC 120所提供之資料減去或加至TDC 120所提供之資料。乘 法器230進行的校準可能例如補償因由於多模式分頻器180、時間數位轉換器120及其他信號傳播影響之處理之延遲所造成的相移或數位控制震盪器170的固有相位偏移以只列舉很少實例。乘法器230之輸出接著被提供至減法器240，其係配置以從TDC 120所提供之資料減去如乘法器230所產生的值。又，減法器240可能被視為雜訊消除電路150的一部分。
如第1圖所示之數位PLL電路100的工作原理係繪示在第1圖的左部分。那裡顯示了被參考信號產生器110提供的信號(在第1圖的左部分也稱為REF)及被多模式分頻器180提供的信號(在第1圖的左部分稱為DIV)。由於形成的閉合反饋迴路，參考信號產生器110所產生的參考信號與多模式分頻器180之分頻信號之間的相位差顯示一預定相位關係，其可能例如很小(例如接近零)。
如之前所述，頻率合成器及因此PLL電路之優點的重要部分係為定義為在特定頻率範圍內積分之閉路相位雜訊的積分相位雜訊。例如，針對GSM接收器架構，相位雜訊一般從1kHz積分至約90kHz。然而，針對其他頻帶及應用，可能使用不同頻率範圍。一般來說，積分相位雜訊常常受頻率合成器的帶內雜訊效能支配。
在DPLL實作中，對帶內雜訊的一些主要雜訊貢獻者包含參考時脈雜訊及TDC雜訊，其可能皆被在數位迴路濾波器160中實作的低通傳送函數過濾。此外， 數位控制震盪器170也貢獻積分相位雜訊。其貢獻可能被由於使用多模式分頻器180及/或時間數位轉換器120而本來實作的高通傳送函數過濾。
然而，TDC雜訊存在於DPLL電路100且包含類比電路的白和閃爍雜訊以及由於TDC 120之有限解析度所造成之相位量化產生的白雜訊。
相較於類比鎖相迴路電路，TDC 120取代了在這些傳統類比PLL中的相位頻率偵測器及電荷幫浦。當在無線射頻時脈或另一各自信號之頻譜純度方面比較類比及數位PLL電路時，典型的較大TDC雜訊常常視為限制因素。因而，尋求解決方法，這或許能夠降低來自TDC 120的雜訊貢獻。
降低來自TDC 120之帶內相位雜訊貢獻的直接方法係為以較高時脈率進行TDC相位測量，因為關於RF時脈的TDC雜訊不直接與TDC時脈率成比例。然而，跟隨TDC 120之數位密集時脈，例如數位迴路濾波器160也將必須以較高速率運行，這造成功率消耗增加。
再者，TDC類比雜訊會因燃燒較多電流而降低，但這可能引起不利影響且具有限制，如增加的TDC漣波及更高的能量消耗。然而，可能也使用利用改善低壓差(LDO)電壓調節器設計。
在類比TDC雜訊已經很低的情況下，藉由增加TDC解析度會更降低白量化雜訊。例如，倍增解析度提供大約6dB雜訊降低。然而，最小解析度可能受限於 TDC架構的選擇，例如受限於在特定程序中提供之反向器的延遲。因此，藉由造成額外成本之架構改變或許只可能增加TDC解析度及增加想要成果與風險。
如將於下更詳細敘述，使用時間數位轉換器技術之電路(例如，時間數位轉換器)的實例可能藉由實作多邊緣相位比較技術以降低來自TDC之帶內雜訊貢獻來改善其雜訊行為。此基本原理可能例如包含以較高速率(亦即在參考時脈週期期間多次)進行TDC相位比較、在數位域中以較高速率處理TDC碼及下取樣至較低參考時脈速率。換言之，實例可能視為進行TDC類比及量化雜訊的過取樣。
第2圖顯示根據一實例之電路300的方塊圖。電路300包含可控制震盪器310、輸入信號處理電路320及數位資料處理電路330。在第2圖所示之實例中，輸入處理電路320連同數位資料處理電路330形成時間數位轉換器340。然而，在其他實例中，輸入處理電路320及數位資料處理電路330顯然不需要形成如第2圖所示的單元。在這樣的情況中，電路可能仍採用時間數位轉換器技術而不實作時間數位轉換器340為分開裝置或例如實作在積體電路中之電路的分開部分。
電路300更包含一非必要迴路濾波器350，其耦接在數位資料處理電路330與可控制震盪器310之間。這說明輸入處理電路320只經由迴路濾波器350而非直接耦接至可控制震盪器310。然而，在其他實例中且例如因 為迴路濾波器350可能是非必要元件，因此數位資料處理電路330可能也直接耦接至可控制震盪器310。電路300更包含一非必要雜訊消除電路360，其可能耦接在輸入處理電路320之輸出與可控制震盪器310之輸入之間或當實作迴路濾波器350時在輸入處理電路320之輸出與迴路濾波器350之輸入之間的某處。雜訊消除電路360在第2圖中所示的實例中係耦接在數位資料處理電路330與迴路濾波器350之間。
可控制震盪器310之輸出經由非必要的分頻器370被反饋至輸入處理電路320之輸入。然而，分頻器370顯然不需要實作。
在分頻器370實作成多模式分頻器或多模數分頻器的情況下，電路300可能更包含一分頻器控制電路380，其耦接至分頻器370且當實作時耦接至雜訊消除電路360。
電路300形成閉合反饋迴路，其中可控制震盪器310所產生的輸出信號OS被反饋至輸入處理電路320。在第2圖所示之實例中，分頻器370產生一反饋信號FB作為基於輸出信號OS的信號，其接著被反饋至輸入處理電路320。反饋信號由於分頻器370而係為輸出信號OS的分頻版本。
輸入信號處理電路320被設計或配置以接收參考信號REF_H及輸出信號OS或從輸出信號OS得到的信號，其在這裡顯示的實例中係為反饋信號FB。輸入處 理電路320更基於參考信號REF_H及輸出信號OS或從輸出信號OS得到的信號(反饋信號FB)產生一數位值序列，使得數位值指示或表示在參考信號REF_H與之前提到之另一輸入信號之間的相位關係。
數位值序列接著被提供至數位資料處理電路330，其接著被設計或配置以在比數位值序列之頻率更低的頻率下產生處理值序列。換言之，提供至數位資料處理電路330之資料的頻率被降低或下取樣。此外，處理值序列之處理值各係基於數位值序列之複數個數位值。換言之，數位資料處理電路所產生之處理值序列之每個處理值至少依賴輸入處理電路320所產生之數位值序列之兩個不同的數位值。
例如，可能藉由數位處理複數個數位值來產生處理值序列，數位值可能是數位值序列之值的子集。例如，複數個數位值之處理可能包含複數個數位值之數位值的數位過濾。數位過濾可能包含基於數位值序列之順序的數位平均(如算術平均)以指定僅一個實例。例如，指示或表示複數個數位值之處理以得到單一處理值的系統函數可能採用以下形式：
其中N係為指示待處理之複數個數位值之數位值之數量的整數。等式(1)係在Z轉換中。
在N=2的情況中，等式(1)簡化成H(z)=1/2．(1+z-1) (2)。
如將在第3圖之內文中更詳細提出，耦接於輸入信號處理電路320與可控制震盪器310之間的雜訊消除電路被設計以補償因切換分頻器370之分頻器造成的相移。為了促進此，雜訊消除電路360可能例如產生一消除信號，其接著與被雜訊消除電路360接收的資料或信號結合。在這裡所示之實例中，消除信號可能與數位資料處理電路330所提供之處理值序列結合。
迴路濾波器350被設計或配置以基於接收之信號產生一控制信號。這裡，在第2圖所示之實例中，迴路濾波器350接收處理值，其可能非必要地與雜訊消除電路360內部使用的消除信號結合。基於控制信號CS，可控制震盪器310產生輸出信號OS。因此，控制信號CS係基於處理值序列。
如之前所述，分頻器370顯然不需要是強制實體。在不實作分頻器的情況中，將直接關閉反饋迴路的輸出信號OS提供給輸入處理電路320。在此情況中，輸出信號OS的頻率可能等於參考信號REF_H的頻率。
然而，為了基於參考信號REF_H的較低頻率產生具有較高頻率的輸出信號OS，實作分頻器370可能是有趣的選項。為了能夠適應輸出信號OS的頻率，可能使用多模數或多模式分頻器作為分頻器370。分頻器370在此情況下可能能夠關於頻率而切換於不同分頻器之間以根據分頻器控制信號DCS使輸出信號OS變成不同分頻器分割的頻率，其可能藉由提供分頻器370適當的分頻器控 制信號DCS而被分頻器控制電路380提供。
在分頻器370係以固定的整數值操作之情況下，電路300可能是整數鎖相迴路電路(整數PLL電路)。然而，或許也可能藉由例如切換於兩個或更多不同分頻器之間來選擇分數分頻器。在此情況中，電路300可能視為分數鎖相迴路電路(分數PLL電路)。在此情況中，分頻器控制電路380可能將分頻器控制信號DCS提供給分頻器370使得分頻器370切換於至少兩個不同分頻器之間。切換於至少兩個不同分頻器之間在此情況中可能包含以重複方式在各自分頻器之間來回切換。在實作分數PLL電路作為電路300的情況中，實作雜訊消除電路360可能有興趣補償由於切換於不同分頻器之間所造成的相移。然而，也在允許產生輸出信號OS之不同頻率之整數PLL電路的情況中，可能基於提供至分頻器控制電路380的控制值CV來產生分頻器控制信號DCS。
電路300也許能夠提供關於參考信號REF_H之具有預定相位關係的輸出信號OS。在他們的頻率方面，輸出信號OS可能具有與參考信號REF_H相同的頻率，但也可能具有更高或更低頻率。取決於分頻器370及分頻器控制電路380(若實作的話)，輸出信號OS之頻率與參考信號REF_H之頻率的比率可能是整數值或分數值(例如大於1)。
當然，電路300可能包含可得到輸出信號OS之非必要的終端390。同樣地，電路300可能也包含用於 將參考信號REF_H提供至輸入處理電路320的終端400。 此外或另外，電路300可能也包含設計或配置以產生參考信號REF_H的參考信號產生器410。如將於下更詳細敘述，參考信號產生器410可能例如包含配置以產生較低頻率下的參考時脈信號(也稱為REF)的參考時脈信號產生器。在此情況中，參考信號產生器410可能更包含倍頻電路，係設計或配置以基於參考時脈信號REF來產生參考信號REF_H作為倍頻信號。
如之前所述，電路300使用允許多邊緣相位比較技術降低來自時間數位轉換器340之元件之帶內雜訊貢獻的原理。時間數位轉換器340進行之實際相位比較係以較高速率進行，例如，在參考信號週期期間多次。TDC 340之輸入處理電路320所產生的TDC碼或數位值可能接著以較高速率在數位域中處理。在此處理期間或在降取樣之分開步驟中，產生之處理值具有比輸入處理電路320操作之頻率更低的頻率。換言之，處理值序列係為輸入處理電路320所提供之數位值序列的降取樣及處理版本，例如，在較低參考信號速率或頻率。電路300可能因此被視為進行TDC類比及量化雜訊的過取樣。
相較於更多傳統解決方式，降取樣至較低速率且以較低速率運作數位迴路濾波器350可能幫助比在較高速率下運作所有元件更節省功率。無論哪種情況的效能改善可能預期大約相同。此外，每個參考時脈週期的多個相位可能在只有少量增加功率及不多的硬體負擔下產生。 技術可能改善數位PLL電路中之功率與效能之間的折衷而不需要重新設計時間數位轉換器且可能適用於許多TDC架構。例如，技術可能允許在2G模式中簡單切換，其中相較於在3G模式中操作可能需要更好的相位雜訊效能以從無線通訊只採用一個實例。
第3圖顯示根據一實例之電路300之另一實例的簡化方塊圖。電路300重組第2圖的電路，但顯示一些額外及替代實作具體細節，其將於下面更詳細敘述。因此，參考第2圖的敘述及那裡顯示的電路300。
電路300再次包含可控制震盪器310，其實作成提供具有頻率fDCO之輸出信號OS的數位可控制震盪器(DCO)。
電路300更包含實作成MMD或多模數分頻器的分頻器370。分頻器370根據分頻器藉由分割其頻率以輸出信號OS為基礎地產生反饋信號FB，其係由分割器控制電路380決定。
反饋信號FB被提供至輸入處理電路320或時間數位轉換器340(TDC)。輸入處理電路320包含時間數位轉換器340之類比部分的部件以及TDC 340之數位部分的部件兩者。當然，時間數位轉換器340也包含數位資料處理電路330，其係TDC 340之數位域的一部分。這裡，數位資料處理電路330包含濾波器420及降取樣器430，其設計以降低信號之頻率M倍。由於降取樣器430，高操作頻率域440存在，其由TDC 340之虛線所 示。高操作頻率域(也稱為時脈域)的操作頻率這裡在實例中說明為M．fREF。
電路300更包含雜訊消除電路360，其將於下更詳細說明。
雜訊消除電路360係耦接至數位迴路濾波器350，其再次被設計或配置以產生用於可控制震盪器310的控制信號。迴路濾波器350使用可能被雜訊消除電路360修改以產生控制信號CS的處理資料序列。
如先前提到，分頻器370於此係實作成多模數分頻器或多模式分頻器。電路300係為分數PLL電路。為了使分頻器能夠以非整數之分數值分割輸出信號OS的頻率，多模數分頻器或分頻器370反應於分頻器控制電路380產生的分頻器控制信號DCS而切換於至少兩個不同分頻器之間。這裡，以通道字之形式的控制值CV(不稱為第3圖中的CV)被提供至分頻器控制電路380。又，分頻器控制電路380可能操作在如先前定義的高操作頻率域440中。
為了使控制值或通道字能相應地適應，通道字可能被分割通道字之分頻器450分割M倍。分割之通道字或分割之控制值CV接著被提供至積分三角調變器460，其產生以切換CV分頻器370於至少兩個分頻器之間之高速位元序列之形式的分頻器控制信號DCS。例如，分頻器450可能藉由當例如通道字欲被二的倍數分割時簡單刪除或忽略通道字的位元來實作。換言之，當M為二 的倍數時，分頻器450可能藉由移位通道字適當的位元數至較低有效位元之藉由簡單拋棄通道字的位元來實作。
當然，顯然不需要也在高操作頻率域440中操作分頻器控制電路380，如第3圖所示。TDC 340及分頻器控制電路380之高操作頻率域440的頻率可能不同或可能相同，且例如與數位值序列之頻率符合。
如先前所提，如第3圖所示之電路300係為分數PLL電路。藉此，由於切換分頻器370之分頻器於至少兩個不同分頻器值之間，取決於分頻器控制電路380，產生額外的相移。此相移可能由雜訊消除電路360補償。為了促進此，雜訊消除電路360包含減法器470，其係設計以從分頻器控制信號(DCS)減去非必要分割之通道字控制值。產生的值表示分數PLL電路且特別是積分三角調變器460之量化雜訊的來源。為了降低量化雜訊且為了改善相移之補償，雜訊消除電路360包含積分器480，其能夠積分被提供的值，其接著指示由切換於分頻器370之不同分頻器之間所造成的增量相移。
積分值接著被提供至額外數位資料處理電路490，其類似於TDC 340的數位資料處理電路330。又，額外數位資料處理電路490包含連同設計以降低被提供之資料的頻率M倍之降取樣器510的濾波器500。額外數位資料處理電路490藉由施用系統函數H(z)且藉由在其頻率方面降取樣序列根據積分器480所提供之值(其指示整體相移)來產生對應的序列值。雜訊消除電路360之濾波器 500的系統函數可能等於濾波器420的系統函數。
由於降取樣從積分器480得到的序列值，如第3圖所示的雜訊消除電路360再次包含高操作頻率域440及較低操作頻率域，藉由虛線在第3圖中指示其邊界。又，這裡的高操作頻率域440可能共享與輸入處理電路320所產生之數位值之頻率相同的頻率。
取決於實作，可能最好藉由倍增這些值以可直接結合TDC 340或其數位資料處理電路330所提供之處理資料序列來校正從額外數位資料處理電路490得到的資料。藉此，雜訊消除電路360包含乘法器520以產生先前提到的消除信號。接著使用結合器530(其可能是減法器)結合消除信號以結合消除信號與被TDC 340提供之處理值序列。這裡，在第3圖所示之實例中，從TDC 340之處理值序列減去消除信號。當然，在其他實例中，可能使用不同的結合器。
在第3圖所示之實例中，雜訊消除電路360係直接耦接至數位資料處理電路330的輸出。在其他實例中，雜訊消除電路360也可能直接耦接至數位資料處理電路330的輸入，如將於下方更詳細說明。在此情況中，TDC 340可能不實作成閉合電路或單元，但電路300可能實作成基於時間數位轉換器技術的電路。然而，如先前提到，以下將更詳細說明實例。
注意到如第3圖所示之電路300在具有由參考信號產生器410產生之M倍的參考頻率fREF之高操作 頻率域440中操作。參考信號產生器410包含一參考時脈信號產生器540及一倍頻電路550，其基於參考時脈信號產生器540所產生的參考時脈信號來產生M個相位或邊緣。具有頻率M‧fREF之倍頻電路550的輸出接著被提供至時間數位轉換器340作為參考信號REF_H。額外的詞“_H”係指高M倍的頻率。
在因數M等於2的倍數之情況中，可能例如使用延遲線及XOR閘(XOR=互斥OR)之結合來實作倍頻電路550。
換言之，在具有多邊緣相位比較之可能性的DPLL架構中，從在參考信號REF_H與反饋信號FB之間之相位關係之測量的數位碼被數位濾波器H(z)處理且降取樣回至如參考時脈信號產生器540所提供的參考時脈率。 用於相位測量之參考信號REF_H的多個邊緣可能藉由使用簡單電路直接從參考時脈540產生。在應用情境中，對應參考信號可能甚至可例如適用於多相位參考震盪器以指定僅一個實例。
在DPLL電路300中，可控制震盪器310(DCO)產生具有由下列式子給定之頻率的輸出信號：fDCO=N．fREF (3)。
這裡，N係為分頻器370的名義分頻器值(NMD)，如控制值或通道字所指。在如第3圖所示之架構中，從參考時脈信號REF_H產生的M個相位係用於多邊緣相位比較，使得參考頻率實際上係為M‧fREF。因 此，通道字或控制值可能必須除以因數M以獲得相同的DCO頻率：
此外，控制分頻器370的積分三角調變器460(Σ△)可能也在高速率頻率M‧fREF下運行。因此，其引起M個邊緣用於相位比較。在每個時脈週期期間之輸入處理電路320之輸出之在TDC 340中的M個碼或數位值透過在高速下的數位濾波器420(系統函數H(z))被數位資料處理電路330過濾且在數位迴路濾波器350處理之前被降取樣至低速。可能僅一般地使用偏移器及加法器來實作濾波器H(z)以具有想要的過濾特性。
為了正確地消除在TDC 340之輸出之積分三角調變器460的量化雜訊，在降取樣M倍之前之以高速率運行的相同濾波器H(z)可能施用在雜訊消除路徑或電路360中。用於縮放消除信號的數位迴路濾波器350及乘法器520皆維持在低速。此外，由於積分三角調變器460及雜訊消除電路360僅使用偏移器及加法器，因此可能預期在數位功率消耗中僅微小增加。
當然，作為對所述架構之替代，為了節省數位功率，有可能皆以較低速率運行積分三角調變器460及雜訊消除電路360。然而，這可能導致在TDC 340中增加輸入延遲變化，且因此影響類比功率消耗。此外，在此情況或情境中，一些TDC架構可能在功率及雜訊方面有效率地運作。作為另一替代，有可能在第3圖所示之實例中 之結合器530所進行之減法之後施用濾波器H(z)及降取樣或換言之為數位資料處理電路330。當TDC數位部分是簡單且乘法器520可能在雜訊消除電路360中省略時，這可能是有利的。
第4圖顯示基於第3圖所示之電路之多邊緣相位比較的原理。為了更具體，第4圖中的上曲線繪示如由參考信號產生器410之參考時脈信號產生器540產生的參考時脈信號REF。中間曲線顯示如由參考信號產生器410產生的參考信號REF_H。參考信號REF_H之頻率相對於上述之參考時脈信號REF之頻率增加了M倍。在第4圖之下部分中，顯示如分頻器370所產生的反饋信號FB或DIV。如水平箭頭所指，TDC 340能夠測量相位差且以系統函數H(z)施用濾波器且將處理值序列降取樣至參考時脈信號REF的頻率。
換言之，在如第1圖所示之傳統的DPLL電路100中，TDC 120每個參考時脈週期僅能夠測量參考時脈REF與MMD輸出DIV之間的相位差一次。相對地，在多邊緣相位比較技術中，TDC 340在每個週期期間進行相位測量多次，如第2及3圖之實例所示。
例如，已經顯示使用(2)的參數M且使用具有先前在等式(2)中定義之轉換函數之移動平均濾波器運作的概念。因此，在高速率2‧fREF下每參考時脈週期平均TDC碼或數位值序列且參考回頻率fREF，提供將近3dB的TDC雜訊改善。用於相位比較的第二邊緣(如先 前所述)能被邏輯XOR閘及具有使用例如大約設計的時間線之本身的延遲版本之參考時脈產生。針對M=2的情況，測量顯示所述架構提供帶內雜訊之期望的3dB改善，且因此也降低積分相位雜訊。
因此，實例可能允許降低來自TDC的雜訊，其可能在如RF接收器、收發器、發射器、用於串聯裝置的I/O時脈、圖形應用等的應用中被使用作為用於RF信號產生的頻率合成器。實例可能在數位頻率合成器中於功率及相位雜訊效能的折衷方面允許較大彈性，這可能幫助發展能跨不同專案及巨集(包括例如2G、3G、LTE、WiFi、FM收音機、藍芽及其他應用)使用的多功能及靈活架構。實例可能因此包含具有多邊緣相位比較的數位PLL，其能使用在數位PLL電路、頻率合成、時間數位轉換器等等中。例如，實例可能使用在高容量架構中，包含計算機系統架構及特徵、高容量中製成的界面、如電晶體的裝置及關聯製造程序。
當然，實例也包含時間數位轉換器340，其可能使用在與先前闡述及說明之在無線通訊系統之領域中的應用不同的應用領域中。例如，TDC可能用以測量事件或事件之間的時間週期。藉此，在這樣的情況中，TDC 340的輸入信號處理電路320可能配置以接收至少一輸入信號且配置以產生指示關於包含在至少一輸入信號中之事件的時間間隔的數位值序列。先前提到之在參考信號REF_H與反饋信號FB之間的相位關係正好是上述事件的一個實 例。
第5圖顯示積體電路600的簡化方塊圖，積體電路600包含可能是半導體晶粒的基板610。基板610包含如先前說明的電路300，其輸出係耦接至混合器620。因此，能使用電路300的輸出(其可能是可得到輸出信號OS的可控制震盪器310的輸出)作為用於被混合器620混合或下混合另一信號的本地震盪器信號。終端630可能也耦接至乘法器620以提供欲降混合的信號至混合器620或從混合器620得到上混合信號，且例如將積體電路600耦接至天線。
當然，第5圖僅顯示積體電路600的一個實例。根據實例的電路300可能也使用在其他非無線通訊系統相關的應用情境中。
第6圖顯示接收器700、發射器710或收發器720的簡化方塊圖，其包含如先前所述之電路300。在電路300的輸出，其可能再次與可控制震盪器310之輸出同時發生，混合器620係耦接以從可控制震盪器310(未顯示於第6圖中)接收輸出信號OS。此外，混合器620係耦接至天線730以分別接收或提供待被混合器620處理的信號或發射被混合器620處理的處理信號。
當然，電路300可能也使用在關於接收器、發射器或收發器的其他應用領域中。因此，顯然不一定需要實作混合器620之內文中的電路300。
第7圖顯示根據關於時間數位轉換器340之 實例之方法的流程圖。在程序P100中，接收至少一輸入信號。在程序P110中，產生指示關於包含在至少一輸入信號中之事件之時間間隔的一數位值序列。最後，在程序P130中，以在比數位值序列之頻率更低的頻率產生一處理值序列。如先前所述，每個處理值係基於數位值序列的複數個數位值。
當然，程序顯然不需要以第7圖之指示順序來進行。程序可能以任意順序、時間重疊或甚至同步地進行。當然，程序也可能數次或迴圈地進行。
最後，第8圖顯示用於取決於參考信號產生輸出信號之方法的流程圖。在程序P200中，基於控制信號CS產生輸出信號OS。在程序P210中，接收參考信號且產生指示在參考信號與輸出信號或從輸出信號得到之信號之間之一相位關係的一數位值序列。在程序P230中，在比數位值序列之頻率更低的頻率下產生一處理值序列。 每個處理值再次基於數位值序列的複數個數位值，其中控制信號係基於處理值。
在非必要的程序P240中，可能基於處理數位值產生控制信號。此外，在非必要的程序P250中，可能產生反饋信號作為從輸出信號獲得的信號。反饋信號可能是分頻輸出信號。當然，在另一非必要的程序P260中，方法可能包含補償可能因切換分頻器370造成的相移或在產生程序P250中之反饋信號期間選擇不同分頻器。在另一非必要的程序P270中，可能產生參考信號。
如先前所述，當然，可能改變如第8圖所示之程序的順序。再者，可能同步地或時間上重疊地進行個別程序。當然，也可能數次，例如以迴圈的形式進行程序。
以下，實例關於進一步實例。
實例1係為一種電路，包含一可控制震盪器，配置以基於一控制信號產生一輸出信號；一輸入信號處理電路，配置以接收一參考信號及產生指示在參考信號與輸出信號或從輸出信號得到之信號之間之一相位關係的一數位值序列；及一數位資料處理電路，配置以在比數位值序列之頻率更低的頻率下產生一處理值序列，其中每個處理值係基於數位值序列的複數個數位值，且其中控制信號係基於處理值序列。
在實例2中，實例1之主題可能非必要地包括數位資料處理電路係配置以藉由數位處理複數個數位值來產生處理值序列。
在實例3中，實例2之主題可能非必要地包括數位處理複數個數位值包含數位過濾複數個數位值的數位值。
在實例4中，實例3之主題可能非必要地包括數位過濾複數個數位值包含數位平均複數個數位值的數位值。
在實例5中，實例4之主題可能非必要地包括平均數位值序列的數位值包含基於數位值序列的順序來 算術平均數位值。
在實例6中，實例1至5之任一者之主題可能非必要地包括一迴路濾波器，耦接於數位資料處理電路與可控制震盪器之間且配置以基於處理值產生控制信號。
在實例7中，實例1至6之任一者之主題可能非必要地包括一分頻器，耦接於可控制震盪器與輸入信號處理電路之間以將一反饋信號提供給輸入信號處理電路作為從輸出信號得到之信號，反饋信號係為分頻輸出信號。
在實例8中，實例7之主題可能非必要地包括分頻器係為一多模數分頻器，配置以回應於一分頻器控制信號藉由至少兩個不同分頻器之其一者分割輸出信號的頻率，以提供反饋信號。
在實例9中，實例8之主題可能非必要地包括一分頻器控制電路，配置以基於一控制值產生分頻器控制信號。
在實例10中，實例9之主題可能非必要地包括分頻器控制電路係配置以產生分頻器控制信號，使得多模數分頻器切換於至少兩個不同分頻器之間。
在實例11中，實例8至10之任一者之主題可能非必要地包括分頻器控制電路在比處理值序列之頻率更高的操作頻率下操作。
在實例12中，實例11之主題可能非必要地包括分頻器控制電路在與數位值序列之頻率相同的操作頻 率下操作。
在實例13中，實例8至12之任一者之主題可能非必要地包括分頻器控制電路包含一積分三角調變器，用以產生分頻器控制信號。
在實例14中，實例13之主題可能非必要地包括分頻器控制電路更包含一分頻器，用以根據數位值序列的頻率與處理值序列之頻率的比率來分割控制值。
在實例15中，實例8至14之任一者之主題可能非必要地包括一雜訊消除電路，耦接於輸入信號處理電路與可控制震盪器之間且配置以補償因切換分頻器造成的一相移。
在實例16中，實例15之主題可能非必要地包括雜訊消除電路包含一積分器，配置以積分指示一增量相移之值以得到指示一整體相移的值。
在實例17中，實例16之主題可能非必要地包括一額外數位資料處理電路，用以產生指示整體相移的一序列值。
在實例18中，實例17之主題可能非必要地包括額外數位資料處理電路係配置以使用與數位資料處理電路相同的系統函數來產生指示整體相移之序列值，其中系統函數係指示處理複數個數位值以得到一處理值。
在實例19中，實例15至18之任一者之主題可能非必要地包括雜訊消除電路更包含一乘法器，配置以基於指示整體相移之值產生一消除信號，其中雜訊消除電 路係配置以結合消除信號與被雜訊消除電路接收的信號。
在實例20中，實例15至19之任一者之主題可能非必要地包括雜訊消除電路係直接耦接至數位資料處理電路的一輸出。
在實例21中，實例15至19之任一者之主題可能非必要地包括雜訊消除電路係直接耦接至數位資料處理電路的一輸入。
在實例22中，實例1至21之任一者之主題可能非必要地包括一參考信號產生器，配置以產生參考信號。
在實例23中，實例22之主題可能非必要地包括參考信號產生器包含配置以產生一參考時脈信號的一參考時脈信號產生器及一倍頻電路，倍頻電路係配置以基於參考時脈信號來產生參考信號作為一倍頻信號。
實例24係為一種時間數位轉換器，包含一輸入信號處理電路，配置以接收至少一輸入信號及配置以產生指示關於包含在至少一輸入信號中之事件之時間間隔的一數位值序列；及一數位資料處理電路，配置以在比數位值序列之頻率更低的頻率下產生一處理值序列，其中每個處理值係基於數位值序列的複數個數位值。
在實例25中，實例24之主題可能非必要地包括數位資料處理電路係配置以藉由數位處理複數個數位值來產生處理值序列。
在實例26中，實例25之主題可能非必要地 包括數位處理複數個數位值包含數位過濾複數個數位值的數位值。
在實例27中，實例26之主題可能非必要地包括數位過濾複數個數位值包含數位平均複數個數位值的數位值。
在實例28中，實例27之主題可能非必要地包括平均數位值序列的數位值包含基於數位值序列的順序來算術平均數位值。
實例29係為一種電路，包含一可控制震盪器，配置以基於一控制信號產生一輸出信號；一時間數位轉換器，包含一輸入信號處理電路，配置以接收一參考信號及產生指示在參考信號與輸出信號或從輸出信號得到之信號之間之一相位關係的一數位值序列、及一數位資料處理電路，配置以在比數位值序列之頻率更低的頻率下產生一處理值序列，其中每個處理值係基於數位值序列的複數個數位值，且其中控制信號係基於處理值。
在實例30中，實例29之主題可能非必要地包括數位資料處理電路係配置以藉由數位處理複數個數位值來產生處理值序列。
在實例31中，實例30之主題可能非必要地包括數位處理複數個數位值包含數位過濾複數個數位值的數位值。
在實例32中，實例31之主題可能非必要地包括數位過濾複數個數位值包含數位平均複數個數位值的 數位值。
在實例33中，實例32之主題可能非必要地包括平均數位值序列的數位值包含基於數位值序列的順序來算術平均數位值。
在實例34中，實例29至33之任一者之主題可能非必要地包括一迴路濾波器，耦接於數位資料處理電路與可控制震盪器之間且配置以基於處理值產生控制信號。
在實例35中，實例29至34之任一者之主題可能非必要地包括一分頻器，耦接於可控制震盪器與輸入信號處理電路之間以將一反饋信號提供給輸入信號處理電路作為從輸出信號得到之信號，反饋信號係為分頻輸出信號。
在實例36中，實例35之主題可能非必要地包括分頻器係為一多模數分頻器，配置以回應於一分頻器控制信號藉由至少兩個不同分頻器之其一者分割輸出信號的頻率，以提供反饋信號。
在實例37中，實例36之主題可能非必要地包括一分頻器控制電路，配置以基於一控制值產生分頻器控制信號。
在實例38中，實例37之主題可能非必要地包括分頻器控制電路係配置以產生分頻器控制信號，使得多模數分頻器切換於至少兩個不同分頻器之間。
在實例39中，實例36至38之任一者之主題 可能非必要地包括分頻器控制電路在比處理值序列之頻率更高的操作頻率下操作。
在實例40中，實例39之主題可能非必要地包括分頻器控制電路在與數位值序列之頻率相同的操作頻率下操作。
在實例41中，實例36至40之任一者之主題可能非必要地包括分頻器控制電路包含一積分三角調變器，用以產生分頻器控制信號。
在實例42中，實例41之主題可能非必要地包括分頻器控制電路更包含一分頻器，用以根據數位值序列的頻率與處理值序列之頻率的比率來分割控制值。
在實例43中，實例36至42之任一者之主題可能非必要地包括一雜訊消除電路，耦接於輸入信號處理電路與可控制震盪器之間且配置以補償因切換分頻器造成的一相移。
在實例44中，實例43之主題可能非必要地包括雜訊消除電路包含一積分器，配置以積分指示一增量相移之值以得到指示一整體相移的值。
在實例45中，實例44之主題可能非必要地包括一額外數位資料處理電路，用以產生指示整體相移的一序列值。
在實例46中，實例45之主題可能非必要地包括額外數位資料處理電路係配置以使用與數位資料處理電路相同的系統函數來產生指示整體相移之序列值，其中 系統函數係指示處理複數個數位值以得到一處理值。
在實例47中，實例43至46之任一者之主題可能非必要地包括雜訊消除電路更包含一乘法器，配置以基於指示整體相移之值產生一消除信號，其中雜訊消除電路係配置以結合消除信號與處理值序列。
在實例48中，實例43至46之任一者之主題可能非必要地包括雜訊消除電路係直接耦接至數位資料處理電路的一輸出。
在實例49中，實例29至48之任一者之主題可能非必要地包括一參考信號產生器，配置以產生參考信號。
在實例50中，實例49之主題可能非必要地包括參考信號產生器包含配置以產生一參考時脈信號的一參考時脈信號產生器及一倍頻電路，倍頻電路係配置以基於參考時脈信號來產生參考信號作為一倍頻信號。
實例51係為一種積體電路，包含一電路，電路包含可控制震盪器，配置以基於一控制信號產生一輸出信號；一輸入信號處理電路，配置以接收一參考信號及產生指示在參考信號與輸出信號或從輸出信號得到之信號之間之一相位關係的一數位值序列；及一數位資料處理電路，配置以在比數位值序列之頻率更低的頻率下產生一處理值序列，其中每個處理值係基於數位值序列的複數個數位值，且其中控制信號係基於處理值序列。
在實例52中，實例51之主題可能非必要地 包括一混合器電路，耦接至電路以接收電路之輸出信號作為一本地震盪器信號。
在實例53中，實例52之主題可能非必要地包括積體電路包含將天線耦接至混合器電路的終端。
實例54係為一種積體電路，包含一電路，電路包含一輸入信號處理電路，配置以接收至少一輸入信號及配置以產生指示關於包含在至少一輸入信號中之事件之時間間隔的一數位值序列；及一數位資料處理電路，配置以在比數位值序列之頻率更低的頻率下產生一處理值序列，其中每個處理值係基於數位值序列的複數個數位值。
實例55係為一種包含一電路的發射器、接收器或收發器，電路包含一可控制震盪器，配置以基於一控制信號產生一輸出信號；一輸入信號處理電路，配置以接收一參考信號及產生指示在參考信號與輸出信號或從輸出信號得到之信號之間之一相位關係的一數位值序列；及一數位資料處理電路，配置以在比數位值序列之頻率更低的頻率下產生一處理值序列，其中每個處理值係基於數位值序列的複數個數位值，且其中控制信號係基於處理值序列。
在實例56中，實例55之主題可能非必要地包括一混合器電路，耦接至電路以接收電路之輸出信號作為一本地震盪器信號。
在實例57中，實例56之主題可能非必要地包括耦接至混合器電路的天線。
實例58係為一種用於取決於一參考信號來產生一輸出信號的方法，方法包含基於一控制信號來產生輸出信號；接收參考信號及產生指示在參考信號與輸出信號或從輸出信號得到之信號之間之一相位關係的一數位值序列；及在比數位值序列之頻率更低的頻率下產生一處理值序列，其中每個處理值係基於數位值序列的複數個數位值，且其中控制信號係基於處理值。
在實例59中，實例58之主題可能非必要地包括產生處理值序列包含數位處理複數個數位值。
在實例60中，實例59之主題可能非必要地包括數位處理複數個數位值包含數位過濾複數個數位值的數位值。
在實例61中，實例60之主題可能非必要地包括數位過濾複數個數位值包含數位平均複數個數位值的數位值。
在實例62中，實例1之主題可能非必要地包括平均數位值序列的數位值包含基於數位值序列的順序來算術平均數位值。
在實例63中，實例56至62之任一者之主題可能非必要地包括基於處理值產生控制信號。
在實例64中，實例58至63之任一者之主題可能非必要地包括產生一反饋信號作為從輸出信號得到之信號，反饋信號係為分頻輸出信號。
在實例65中，實例64之主題可能非必要地 包括產生反饋信號包含切換於至少兩個不同分頻器之間，使得輸出信號的頻率被至少兩個不同分頻器之其一者分割，以產生反饋信號。
在實例66中，實例65之主題可能非必要地包括補償因切換分頻器造成的一相移。
在實例67中，實例66之主題可能非必要地包括補償相移包含積分指示一增量相移之值以得到指示一整體相移的值。
在實例68中，實例67之主題可能非必要地包括補償相移更包含產生指示整體相移的一序列值。
在實例69中，實例68之主題可能非必要地包括使用與產生處理值序列相同的系統函數來產生指示整體相移之序列值，其中系統函數係指示處理複數個數位值以得到一處理值。
在實例70中，實例66至69之任一者之主題可能非必要地包括補償相移更包含基於指示整體相移之值產生一消除信號。
在實例71中，實例58至70之任一者之主題可能非必要地包括產生參考信號。
在實例72中，實例71之主題可能非必要地包括產生參考信號包含產生一參考時脈信號及基於參考時脈信號來產生參考信號作為一倍頻信號。
實例73係為一種用於產生一處理值序列的方法，方法包含接收至少一輸入信號；產生指示關於包含在 至少一輸入信號中之事件之時間間隔的一數位值序列；及以在比數位值序列之頻率更低的頻率下產生處理值序列，其中每個處理值係基於數位值序列的複數個數位值。
在實例74中，實例73之主題可能非必要地包括產生處理值序列包含數位處理複數個數位值。
在實例75中，實例74之主題可能非必要地包括數位處理複數個數位值包含數位過濾複數個數位值的數位值。
在實例76中，實例75之主題可能非必要地包括數位過濾複數個數位值包含數位平均複數個數位值的數位值。
在實例77中，實例76之主題可能非必要地包括平均數位值序列的數位值包含基於數位值序列的順序來算術平均數位值。
實例78係為一種機器可讀儲存媒體，包括程式碼，當程式碼被執行時使一機器進行如實例58至77之任一者的方法。
實例79係為一種機器可讀儲存器，包括機器可讀指令，當機器可讀指令被執行時實作如任何未決申請專利範圍所主張的方法或實現如任何未決申請專利範圍所主張的設備。
實例80係為一種電腦程式，具有用於當電腦程式在電腦或處理器上執行時進行實例58至77之任一方法的程式碼。
實例81係為一種用於產生一處理值序列的手段，手段包含用於接收至少一輸入信號的手段；用於產生指示關於包含在至少一輸入信號中之事件之時間間隔的一數位值序列的手段；及用於以在比數位值序列之頻率更低的頻率下產生處理值序列的手段，其中每個處理值係基於數位值序列的複數個數位值。
實例82係為一種用於取決於一參考信號來產生一輸出信號的手段，手段包含用於基於一控制信號來產生輸出信號的手段；用於接收參考信號及產生指示在參考信號與輸出信號或從輸出信號得到之信號之間之一相位關係的一數位值序列的手段；及用於在比數位值序列之頻率更低的頻率下產生一處理值序列的手段，其中每個處理值係基於數位值序列的複數個數位值，且其中控制信號係基於處理值。
實例可能因此提供一種電腦程式，具有用於當電腦程式在電腦或處理器上執行時進行上述方法之其一者的程式碼。本領域之技藝者將輕易地了解各種上述方法的步驟可能被程式化電腦進行。於此，一些實例也打算涵蓋程式儲存裝置，如數位資料儲存媒體，其係為機器或電腦可讀，且編碼機器可執行或電腦可執行指令程式，其中指令進行上述方法之一些或所有動作。程式儲存裝置可能例如是數位記憶體、如磁碟及磁帶的磁性儲存媒體、硬碟機、或光學可讀數位資料儲存媒體。實例也打算涵蓋程式化以進行上述方法之動作的電腦或程式化以進行上述方法 之動作的(場)可程式化邏輯陣列((F)PLA)或(場)可程式化閘陣列((F)PGA)。
說明及圖示僅繪示本揭露的原理。因此將知道本領域之那些技藝者將能夠設計不同配置(雖然未於本文明確說明或顯示)、具體化本揭露之原理且包括在其精神及範疇內。再者，本文所述之所有實例主要打算明確地僅為了教學目的以幫助讀者了解本揭露之原理及發明人對推進本領域所貢獻的概念，且應解釋為不限於上述具體實例及條件。此外，本文敘述原理、態樣、及本揭露之實例、及其特定實例的所有敘述句皆打算包含其等效物。
標為「用於…的手段」(進行某種功能)的功能方塊應被理解成分別包含配置以進行某種功能之電路的功能方塊。因此，「用於某事的手段」可能也被理解成「配置以或適用於某事的手段」。配置以進行某種功能的手段因此不意味著上述手段必須進行功能(在給定時間下)。
可能透過使用專用硬體(如「信號提供器」、「信號處理單元」、「處理器」、「控制器」、等等)以及能夠執行關聯於適當軟體之軟體的硬體來提供圖中所示之各種元件的功能，包括標記為「手段」、「用於提供感測器信號的手段」、「用於產生發射信號的手段」等的任何功能方塊。此外，本文敘述為「手段」的任何實體可能相當於或被實作成「一或更多模組」、「一或更多裝置」、「一或更多單元」、等等。當被處理器提供時， 可能藉由單一專用處理器、藉由單一共享處理器、或藉由複數個個別處理器(其中一些可能是共享的)來提供功能。此外，明確使用「處理器」或「控制器」之詞不應解釋為專門指能夠執行軟體的硬體，且可能暗喻包括(未限制)數位信號處理器(DSP)硬體、網路處理器、專用積體電路(ASIC)、場可程式化閘陣列(FPGA)、用於儲存軟體的唯讀記憶體(ROM)、隨機存取記憶體(RAM)、及非揮發性儲存器。也可能包括傳統及/或客製的其他硬體。
本領域之那些技藝者應了解本文的任何方塊圖表示具體化本揭露之原理之示範電路的概念視圖。同樣地，將了解任何流程圖表、流程圖、狀態轉變圖、虛擬碼等等表示可能大致上表示在電腦可讀媒體中且如此由電腦或處理器(不論是否明確顯示這樣的電腦或處理器)執行的各種程序。
再者，下列的申請專利範圍係由此併入詳細說明中，其中每個申請專利範圍可能主張其本身作為獨立實例。儘管每個申請專利範圍可能主張其本身作為獨立實例，但注意到雖然附屬申請專利範圍可能在申請專利範圍中指與一或更多其他申請專利範圍的特定組合，但其他實例可能也包括附屬申請專利範圍與每個其他附屬申請專利範圍或獨立申請專利範圍之主題的組合。本文提議上述組合，除非主張不打算特定組合。再者，即使主張不直接依附於獨立申請專利範圍，打算也對任何其他獨立申請專利 範圍包括申請專利範圍的特徵。
更注意到在說明書中或申請專利範圍中揭露的方法可能被具有用於進行這些方法之每個各別動作之手段的裝置實作。
又，了解到在說明書中或申請專利範圍中揭露之多個動作或功能的揭露可能不解釋為在特定順序內。因此，多個動作或功能的揭露將不限制這些為特定順序，除非上述動作或功能為了技術原因而不可改變的之外。再者，在一些實例中，單一動作可能包括或可能分成多個子動作。除非明確排除在外，否則這樣的子動作或子程序可能包括在這樣單一動作或程序中或可能是這樣單一動作或程序的一部分。
300‧‧‧電路
310‧‧‧可控制震盪器
320‧‧‧輸入信號處理電路
330‧‧‧數位資料處理電路
340‧‧‧時間數位轉換器
350‧‧‧迴路濾波器
360‧‧‧雜訊消除電路
370‧‧‧分頻器
380‧‧‧分頻器控制電路
410‧‧‧參考信號產生器
420‧‧‧濾波器
430‧‧‧降取樣器
440‧‧‧高操作頻率域
450‧‧‧分頻器
460‧‧‧積分三角調變器
470‧‧‧減法器
480‧‧‧積分器
490‧‧‧數位資料處理電路
500‧‧‧濾波器
510‧‧‧降取樣器
520‧‧‧乘法器
530‧‧‧結合器
540‧‧‧參考時脈信號產生器
550‧‧‧倍頻電路
fREF‧‧‧頻率
fDCO‧‧‧頻率

Claims (21)

  1. 一種時間數位轉換電路，包含：可控制震盪器，配置以基於控制信號產生輸出信號；輸入信號處理電路，配置以接收參考信號及產生指示在該參考信號與該輸出信號或從該輸出信號得到之信號之間之相位關係的數位值序列；數位資料處理電路，配置以在比該數位值序列之頻率更低的頻率下產生處理值序列，其中每個處理值係基於該數位值序列的複數個數位值，其中該控制信號係基於該處理值序列；及雜訊消除電路，耦接於該輸入信號處理電路與該可控制震盪器之間且配置以補償相移，其中該雜訊消除電路包含數位積分器，配置以積分指示增量相移之值以得到指示整體相移的值。
  2. 如申請專利範圍第1項所述之電路，其中該數位資料處理電路係配置以藉由數位處理該等複數個數位值來產生該處理值序列。
  3. 如申請專利範圍第1項所述之電路，更包含迴路濾波器，耦接於該數位資料處理電路與該可控制震盪器之間且配置以基於該處理值產生該控制信號。
  4. 如申請專利範圍第1項所述之電路，更包含分頻器，耦接於該可控制震盪器與該輸入信號處理電路之間以將反饋信號提供給該輸入信號處理電路作為從該輸出信號得到之該信號，該反饋信號係為分頻輸出信號。
  5. 如申請專利範圍第4項所述之電路，其中該分頻器係為多模數分頻器，配置以回應於分頻器控制信號藉由至少兩個不同分頻器之其一者分割該輸出信號的頻率，以提供該反饋信號。
  6. 如申請專利範圍第5項所述之電路，更包含分頻器控制電路，配置以基於控制值產生該分頻器控制信號。
  7. 如申請專利範圍第6項所述之電路，其中該分頻器控制電路係配置以產生該分頻器控制信號，使得該多模數分頻器切換於至少兩個不同分頻器之間。
  8. 如申請專利範圍第5項所述之電路，其中該分頻器控制電路在比該處理值序列之頻率更高的操作頻率下操作。
  9. 如申請專利範圍第8項所述之電路，其中該分頻器控制電路在與該數位值序列之頻率相同的操作頻率下操作。
  10. 如申請專利範圍第5項所述之電路，其中該分頻器控制電路包含積分三角調變器，用以產生該分頻器控制信號。
  11. 如申請專利範圍第10項所述之電路，其中該分頻器控制電路更包含分頻器，用以根據該數位值序列之頻率與該處理值序列之頻率的比率來分割該控制值。
  12. 如申請專利範圍第1項所述之電路，更包含額外數位資料處理電路，用以產生指示該整體相移的序列值。
  13. 如申請專利範圍第12項所述之電路，其中該額外 數位資料處理電路係配置以使用與該數位資料處理電路相同的系統函數來產生指示該整體相移之該序列值，其中該系統函數係指示處理該等複數個數位值以得到處理值。
  14. 如申請專利範圍第1項所述之電路，其中該雜訊消除電路更包含乘法器，配置以基於該指示該整體相移之值產生消除信號，其中該雜訊消除電路係配置以結合該消除信號與被該雜訊消除電路接收的信號。
  15. 如申請專利範圍第1項所述之電路，其中該雜訊消除電路係直接耦接至該數位資料處理電路的輸出。
  16. 如申請專利範圍第1項所述之電路，其中該雜訊消除電路係直接耦接至該數位資料處理電路的輸入。
  17. 如申請專利範圍第1項所述之電路，更包含參考信號產生器，配置以產生該參考信號。
  18. 如申請專利範圍第17項所述之電路，其中該參考信號產生器包含配置以產生參考時脈信號的參考時脈信號產生器及倍頻電路，該倍頻電路係配置以基於該參考時脈信號來產生該參考信號作為倍頻信號。
  19. 一種時間數位轉換器，包含：輸入信號處理電路，配置以接收至少一輸入信號及配置以產生指示關於包含在該至少一輸入信號中之事件之時間間隔的數位值序列；數位資料處理電路，配置以在比該數位值序列之頻率更低的頻率下產生處理值序列，其中每個處理值係基於該數位值序列的複數個數位值；及 雜訊消除電路，耦接於該數位資料處理電路的輸出，且配置以補償相移，其中該雜訊消除電路包含數位積分器，配置以積分指示增量相移之值以得到指示整體相移的值。
  20. 一種積體電路，包含電路，該電路包含：可控制震盪器，配置以基於控制信號產生輸出信號；輸入信號處理電路，配置以接收參考信號及產生指示在該參考信號與該輸出信號或從該輸出信號得到之信號之間之相位關係的數位值序列；一數位資料處理電路，配置以在比該數位值序列之頻率更低的頻率下產生處理值序列，其中每個處理值係基於該數位值序列的複數個數位值，其中該控制信號係基於該處理值序列；及雜訊消除電路，耦接於該輸入信號處理電路與該可控制震盪器之間且配置以補償相移，其中該雜訊消除電路包含數位積分器，配置以積分指示增量相移之值以得到指示整體相移的值。
  21. 一種用於取決於參考信號來產生輸出信號的方法，該方法包含：基於控制信號來產生該輸出信號；接收該參考信號及產生指示在該參考信號與該輸出信號或從該輸出信號得到之信號之間之相位關係的數位值序列；在比該數位值序列之頻率更低的頻率下產生處理值序 列，其中每個處理值係基於該數位值序列的複數個數位值，且其中該控制信號係基於該些處理值；及藉由數位地積分該數位值序列或該處理值序列來執行雜訊消除。
TW104115588A 2014-06-23 2015-05-15 電路、時間數位轉換器、積體電路、發射器、接收器及收發器 TWI574510B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102014108762.3A DE102014108762B4 (de) 2014-06-23 2014-06-23 Eine Schaltung, ein Zeit-zu-Digital-Wandler, eine integrierte Schaltung, ein Sender, ein Empfänger und ein Sende-Empfangs-Gerät

Publications (2)

Publication Number Publication Date
TW201608833A TW201608833A (zh) 2016-03-01
TWI574510B true TWI574510B (zh) 2017-03-11

Family

ID=54767804

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104115588A TWI574510B (zh) 2014-06-23 2015-05-15 電路、時間數位轉換器、積體電路、發射器、接收器及收發器

Country Status (4)

Country Link
US (2) US9548750B2 (zh)
CN (1) CN105306045B (zh)
DE (1) DE102014108762B4 (zh)
TW (1) TWI574510B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI660590B (zh) * 2017-01-25 2019-05-21 奧地利商Ａｍｓ有限公司 用來校準時間至數位轉換器系統的方法及時間至數位轉換器系統

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9838026B2 (en) * 2015-09-24 2017-12-05 Analog Devices, Inc. Apparatus and methods for fractional-N phase-locked loops with multi-phase oscillators
US9906230B2 (en) * 2016-04-14 2018-02-27 Huawei Technologies Co., Ltd. PLL system and method of operating same
US9832011B1 (en) * 2016-06-30 2017-11-28 Intel IP Corporation Performance indicator for phase locked loops
US10454483B2 (en) * 2016-10-24 2019-10-22 Analog Devices, Inc. Open loop oscillator time-to-digital conversion
US10063246B2 (en) * 2016-11-16 2018-08-28 Perceptia Devices, Inc. Low-power fractional-N PLLs
US10033419B1 (en) * 2017-01-24 2018-07-24 Huawei Technologies Co., Ltd. Termination for single-ended receiver
US9867135B1 (en) * 2017-02-06 2018-01-09 Mediatek Inc. Frequency-generating circuit and communications apparatus
US10050634B1 (en) * 2017-02-10 2018-08-14 Apple Inc. Quantization noise cancellation for fractional-N phased-locked loop
US11038511B2 (en) 2017-06-28 2021-06-15 Analog Devices International Unlimited Company Apparatus and methods for system clock compensation
US10749535B2 (en) 2017-06-28 2020-08-18 Analog Devices, Inc. Apparatus and methods for distributed timing using digital time stamps from a time-to-digital converter
US10291386B2 (en) 2017-09-29 2019-05-14 Cavium, Llc Serializer/deserializer (SerDes) lanes with lane-by-lane datarate independence
US10498344B2 (en) 2018-03-09 2019-12-03 Texas Instruments Incorporated Phase cancellation in a phase-locked loop
US10686456B2 (en) 2018-03-09 2020-06-16 Texas Instruments Incorporated Cycle slip detection and correction in phase-locked loop
US10516402B2 (en) 2018-03-09 2019-12-24 Texas Instruments Incorporated Corrupted clock detection circuit for a phase-locked loop
US10516401B2 (en) 2018-03-09 2019-12-24 Texas Instruments Incorporated Wobble reduction in an integer mode digital phase locked loop
US10505555B2 (en) 2018-03-13 2019-12-10 Texas Instruments Incorporated Crystal oscillator offset trim in a phase-locked loop
US10491222B2 (en) 2018-03-13 2019-11-26 Texas Instruments Incorporated Switch between input reference clocks of different frequencies in a phase locked loop (PLL) without phase impact
US10707879B2 (en) * 2018-04-13 2020-07-07 KaiKuTek Inc. Frequency-modulated continuous-wave radar system and frequency tracking method for calibrating frequency gains of a radio frequency signal to approach wideband flatness frequency responses
US10496041B2 (en) 2018-05-04 2019-12-03 Texas Instruments Incorporated Time-to-digital converter circuit
US10505554B2 (en) * 2018-05-14 2019-12-10 Texas Instruments Incorporated Digital phase-locked loop
US10594329B1 (en) * 2018-12-07 2020-03-17 Si-Ware Systems S.A.E. Adaptive non-linearity identification and compensation using orthogonal functions in a mixed signal circuit
US10998911B1 (en) * 2019-12-30 2021-05-04 Nxp Usa, Inc. Fractional N PLL with sigma-delta noise cancellation
CN113206680B (zh) * 2020-01-16 2022-09-30 Oppo广东移动通信有限公司 电子设备、无线信号收发器、信号发生装置及方法
WO2022114258A1 (ko) * 2020-11-26 2022-06-02 한국전자기술연구원 고속 광대역 fmcw 주파수 변조기 및 그 비선형성 보상 방법
US11677403B1 (en) * 2022-08-04 2023-06-13 Nanya Technology Corporation Delay lock loop circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090096535A1 (en) * 2007-10-16 2009-04-16 Hsiang-Hui Chang All-Digital Phase-Locked Loop
US20100237958A1 (en) * 2009-03-18 2010-09-23 University Of Southern California Feed-back and feed-forward systems and methods to reduce oscillator phase-noise
US20100310031A1 (en) * 2009-06-04 2010-12-09 Qualcomm Incorporated Multi-rate digital phase locked loop
US8471611B2 (en) * 2011-11-04 2013-06-25 Broadcom Corporation Fractional-N phase locked loop based on bang-bang detector
US20140097875A1 (en) * 2012-10-05 2014-04-10 Stefan Tertinek Non-Linear-Error Correction in Fractional-N Digital PLL Frequency Synthesizer

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2841406A1 (fr) * 2002-06-25 2003-12-26 St Microelectronics Sa Circuit dephaseur variable,interpolateur de phase l'incorporant, et synthetiseur de frequence numerique incorpoant un tel interpolateur
US7999623B2 (en) * 2005-12-05 2011-08-16 Realtek Semiconductor Corp. Digital fractional-N phase lock loop and method thereof
US7888973B1 (en) * 2007-06-05 2011-02-15 Marvell International Ltd. Matrix time-to-digital conversion frequency synthesizer
US7746178B1 (en) * 2007-12-21 2010-06-29 Rf Micro Devices, Inc. Digital offset phase-locked loop
EP2327162A2 (en) 2008-09-16 2011-06-01 Nxp B.V. Signal processing in a pll using a time-to-digital converter
US8339165B2 (en) * 2009-12-07 2012-12-25 Qualcomm Incorporated Configurable digital-analog phase locked loop
JP2011205328A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 局部発振器
US8330509B2 (en) 2010-04-12 2012-12-11 Intel Mobile Communications GmbH Suppression of low-frequency noise from phase detector in phase control loop
US8253458B2 (en) * 2011-01-11 2012-08-28 Freescale Semiconductor, Inc. Digital phase locked loop with reduced switching noise
US8508266B2 (en) * 2011-06-30 2013-08-13 Broadcom Corporation Digital phase locked loop circuits with multiple digital feedback loops
US8686771B2 (en) * 2011-11-04 2014-04-01 Broadcom Corporation Digital phase-locked loop with wide capture range, low phase noise, and reduced spurs
US8618967B2 (en) * 2012-03-30 2013-12-31 Broadcom Corporation Systems, circuits, and methods for a sigma-delta based time to digital converter
US9503103B2 (en) * 2012-04-30 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Phase locked loop with a frequency multiplier and method of configuring the phase locked loop
US8390349B1 (en) * 2012-06-26 2013-03-05 Intel Corporation Sub-picosecond resolution segmented re-circulating stochastic time-to-digital converter
CN203014773U (zh) * 2012-12-28 2013-06-19 河南中多科技发展有限公司 一种数字信号处理系统
US8773182B1 (en) * 2013-02-01 2014-07-08 Intel Corporation Stochastic beating time-to-digital converter (TDC)
US9160351B2 (en) * 2013-10-24 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-locked loop circuit
US9246500B2 (en) * 2013-11-27 2016-01-26 Silicon Laboratories Inc. Time-to-voltage converter using a capacitor based digital to analog converter for quantization noise cancellation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090096535A1 (en) * 2007-10-16 2009-04-16 Hsiang-Hui Chang All-Digital Phase-Locked Loop
US20100237958A1 (en) * 2009-03-18 2010-09-23 University Of Southern California Feed-back and feed-forward systems and methods to reduce oscillator phase-noise
US20100310031A1 (en) * 2009-06-04 2010-12-09 Qualcomm Incorporated Multi-rate digital phase locked loop
US8471611B2 (en) * 2011-11-04 2013-06-25 Broadcom Corporation Fractional-N phase locked loop based on bang-bang detector
US20140097875A1 (en) * 2012-10-05 2014-04-10 Stefan Tertinek Non-Linear-Error Correction in Fractional-N Digital PLL Frequency Synthesizer

Non-Patent Citations (8)

* Cited by examiner, † Cited by third party
Title
C. M. Hsu, M. Z. Straayer and M. H. Perrott, "A Low-Noise Wide-BW 3.6-GHz Digital Delta Sigma Fractional-N Frequency Synthesizer With a Noise-Shaping Time-to-Digital Converter and Quantization Noise Cancellation," in IEEE Journal of Solid-State Circuits, vol. 43, no. 12, pp. 2776-2786, Dec. 2008. *
C. W. Yao and A. N. Willson, "A 2.8–3.2-GHz Fractional- N Digital PLL With ADC-Assisted TDC and Inductively Coupled Fine-Tuning DCO," in IEEE Journal of Solid-State Circuits, vol. 48, no. 3, pp. 698-710, March 2013. *
D. Tasca, M. Zanuso, G. Marzin, S. Levantino, C. Samori and A. L. Lacaita, "A 2.9–4.0-GHz Fractional-N Digital PLL With Bang-Bang Phase Detector and 560- fsrms Integrated Jitter at 4.5-mW Power," in IEEE Journal of Solid-State Circuits, vol. 46, no. 12, pp. 2745-2758, Dec. 2011. *
D. W. Jee, B. Kim, H. J. Park and J. Y. Sim, "A 1.9-GHz Fractional-N Digital PLL With Subexponent \Delta \Sigma TDC and IIR-Based Noise Cancellation," in IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 59, no. 11, pp. 721-725, Nov. 2012. *
H. H. Chang, P. Y. Wang, J. H. C. Zhan and B. Y. Hsieh, "A Fractional Spur-Free ADPLL with Loop-Gain Calibration and Phase-Noise Cancellation for GSM/GPRS/EDGE," 2008 IEEE International Solid-State Circuits Conference - Digest of Technical Papers, San Francisco, CA, 2008, pp. 200-606. *
Lechang Liu and Binhong Li, "Phase noise cancellation for a Σ-Δ fractional-N PLL employing a sample-and-hold element," 2005 Asia-Pacific Microwave Conference Proceedings, 2005, pp. 4 pp.-. doi: 10.1109/APMC.2005.1607059 *
R. B. Staszewski et al., "All-digital TX frequency synthesizer and discrete-time receiver for Bluetooth radio in 130-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 39, no. 12, pp. 2278-2291, Dec. 2004. *
S. Pamarti and S. Delshadpour, "A Spur Elimination Technique for Phase Interpolation-Based Fractional- N PLLs," in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 55, no. 6, pp. 1639-1647, July 2008. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI660590B (zh) * 2017-01-25 2019-05-21 奧地利商Ａｍｓ有限公司 用來校準時間至數位轉換器系統的方法及時間至數位轉換器系統

Also Published As

Publication number Publication date
CN105306045A (zh) 2016-02-03
US9548750B2 (en) 2017-01-17
US20170097613A1 (en) 2017-04-06
TW201608833A (zh) 2016-03-01
US20150372690A1 (en) 2015-12-24
US9851696B2 (en) 2017-12-26
CN105306045B (zh) 2019-04-05
DE102014108762A1 (de) 2015-12-24
DE102014108762B4 (de) 2023-11-16

Similar Documents

Publication Publication Date Title
TWI574510B (zh) 電路、時間數位轉換器、積體電路、發射器、接收器及收發器
US9007105B2 (en) Hitless switching phase-locked loop
US10911054B2 (en) Digital-to-time converter (DTC) assisted all digital phase locked loop (ADPLL) circuit
US8362815B2 (en) Digital phase locked loop
US7859344B2 (en) PLL circuit with improved phase difference detection
US10831159B2 (en) Apparatus for time-to-digital converters and associated methods
US10763869B2 (en) Apparatus for digital frequency synthesizers and associated methods
US11863192B2 (en) Radio-frequency (RF) apparatus for digital frequency synthesizer including sigma-delta modulator and associated methods
JP5787849B2 (ja) 周波数シンセサイザ
JP5333439B2 (ja) 周波数シンセサイザおよび発振器の発振周波数制御方法
US9998126B1 (en) Delay locked loop (DLL) employing pulse to digital converter (PDC) for calibration
US10944409B2 (en) Phase-locked loop and method for the same
JP2009094582A (ja) Ｐｌｌ回路
EP3624344B1 (en) Pll circuit
US9391624B1 (en) Method and apparatus for avoiding dead zone effects in digital phase locked loops
JP2012204883A (ja) アキュムレータ型フラクショナルｎ−ｐｌｌシンセサイザおよびその制御方法
EP2806563A1 (en) Phase lock detection in fractional-Q digital PLL
Charjan et al. Fractional N-Phase locked loop using VLSI technology