TWI574414B - 電晶體結構 - Google Patents

Description

電晶體結構

本發明係有關於一種半導體裝置，尤其是一種電晶體結構。

隨著半導體裝置積集度越來越高，半導體裝置的關鍵尺寸也持續縮小。舉例而言，金屬-氧化物-半導體(MOS)電晶體的閘極長度由於半導體裝置需要使用更多MOS電晶體而縮短。由於MOS電晶體的閘極長度縮短，其通道長度也隨之縮短，也更可能出現劣化閘極對於電荷控制力的短通道效應。因此，對於MOS電晶體的控制越顯困難，MOS電晶體的截止電流(off-state current)也可能因為短通道效應而增加，造成該電晶體的可靠度劣化。

為了解決上述問題，近來已開發出一種三維裝置，例如具有環繞式閘極(gate-all-around，GAA)電晶體結構的半導體裝置，以降低形成於半導體基板上之MOS電晶體尺寸，並且增強半導體裝置之性能。

在半導體裝置之GAA電晶體結構中，閘極電極被形成以環繞一被閘極絕緣層覆蓋之通道，其中通道之由閘極電極所環繞之整個周圍部分係可被用來作為通道，因此，有效通道寬度變大，造成習知平面型MOS電晶體發生問題的短 通道效應也可被避免(或減少)。

然而，為了形成該GAA電晶體結構而且在半導體裝置內容納更多的MOS電晶體，必須使用相較於製造習知平面型MOS電晶體所使用之製程更為複雜的製程。因此，亟需提供一種改良之GAA電晶體結構以及製造該GAA電晶體結構之方法。

本發明之一方面，係提供電晶體結構，以縮小使用該電晶體結構之半導體裝置尺寸，並且提升該半導體裝置之性能，其中電晶體結構包括基板、第一半導體層、第二半導體層以及一第一閘極結構。形成於基板上之第一半導體層具有第一空間，使得第一半導體層被分隔成第一區域以及第二區域。形成於基板上並且堆疊於第一半導體層之第二半導體層包括堆疊於該第一區域上之第一源極區域、堆疊於該第二區域上之第一汲極區域、跨越第一空間而且連接於第一源極區域以及第一汲極區域之間的第一懸浮結構。第一閘極結構環繞第一懸浮結構。

在本發明之一具體實施例中，電晶體結構更包括第二閘極結構，其中第二半導體層更包括由第二空間所分隔之第三區域以及第四區域；第一半導體層更包括堆疊於該第三區域上之第二源極區域、堆疊於該第四區域上之第二汲極區域以及跨越第二空間而且連接於第二源極區域以及第二汲極區域之間之第二懸浮結構；其中第二閘極結構環繞第二懸浮結構。

在本發明之一具體實施例中，電晶體結構更包括 堆疊於該第二半導體層上之第三半導體層、以及堆疊於第三半導體層上之第四半導體層，其中第三半導體層具有由第三空間所分隔之第五區域以及第六區域，第四半導體層具有堆疊於第五區域上之第三源極區域、堆疊於第六區域上之第三汲極區域以及跨越第三空間而且連接於第三源極區域以及第三汲極區域之間的第三懸浮結構。第一閘極結構環繞第三懸浮結構。

根據本發明前述具體實施例，係提供具有至少一MOS電晶體之電晶體結構。製造電晶體結構之製程包括以下步驟。首先，形成由依序堆疊之第一半導體層以及第二半導體層所建構之堆疊結構於一基板上。接著，第一半導體層被部分移除，以至少形成一第一空間，其將第一半導體層分隔成第一區域以及第二區域。接著，第二半導體層也被被部分移除，以形成堆疊於第一區域上之源極區域、堆疊於第二區域上之汲極區域以及跨越第一空間之懸浮結構。接著，形成環繞第一懸浮結構之第一閘極結構。由於電晶體結構內之每一MOS電晶體可以僅藉由圖案化形成以及依序堆疊於基板上之兩半導體層以及進行閘極結構沉積製程等步驟而形成，而不需要使用絕緣層覆矽(SOI)基板，因此並不需要使用相較於製造習知電晶體結構之製程的複雜製程。因此，製造電晶體結構的製程可被簡化，而且製造成本也因而下降。

此外，形成於第一半導體層以及第二半導體層中的另一MOS電晶體可進一步使用類似製程而包含於電晶體結構中，而且另一或更多對齊上述二MOS電晶體且形成於堆疊結構中的MOS電晶體可進一步同時以相同製程而形成於堆疊於堆疊結構之其他半導體層中。因此，更多MOS電晶體可以 藉由簡化且較低成本的製程被整合於電晶體結構中。

100‧‧‧電晶體結構

10‧‧‧堆疊結構

101‧‧‧基板

102‧‧‧第一半導體層

103‧‧‧第二半導體層

103a‧‧‧上表面

104‧‧‧緩衝層

105‧‧‧第一區域

106‧‧‧第二區域

107‧‧‧濕式蝕刻製程

108‧‧‧第一懸浮結構

108a‧‧‧橋形部分

109‧‧‧第一源極區域

109a‧‧‧側壁

11‧‧‧n通道MOS電晶體

110‧‧‧第一汲極區域

110a‧‧‧側壁

111‧‧‧圖案化光阻層

112‧‧‧非等向性蝕刻製程

113‧‧‧過蝕刻製程

114‧‧‧第一閘極結構

114a‧‧‧閘極介電層

114b‧‧‧閘極電極層

115‧‧‧圖案化光阻層

115a‧‧‧開窗

116‧‧‧第一空間

S1‧‧‧橫截線

201‧‧‧蝕刻製程

202‧‧‧第二空間

203‧‧‧第三區域

204‧‧‧第四區域

205‧‧‧圖案化光阻層

205a‧‧‧開窗

208‧‧‧第二懸浮結構

208a‧‧‧橋形部分

209‧‧‧第一源極區域

209a‧‧‧側壁

210‧‧‧第二汲極區域

210a‧‧‧側壁

211‧‧‧圖案化光阻層

212‧‧‧非等向性蝕刻製程

214‧‧‧第二閘極結構

214a‧‧‧閘極介電層

214b‧‧‧閘極電極層

S2‧‧‧橫截線

30‧‧‧堆疊結構

302‧‧‧第三半導體層

303‧‧‧第四半導體層

303a‧‧‧上表面

304‧‧‧第三空間

305‧‧‧第五區域

306‧‧‧第六區域

307‧‧‧濕式蝕刻製程

308‧‧‧第三懸浮結構

308a‧‧‧橋形部分

309‧‧‧第三源極區域

309a‧‧‧側壁

310‧‧‧第三汲極區域

310a‧‧‧側壁

311‧‧‧圖案化光阻層

312‧‧‧非等向性蝕刻製程

314‧‧‧第三閘極結構

314a‧‧‧閘極介電層

314b‧‧‧閘極電極層

315‧‧‧圖案化光阻層

315a‧‧‧開窗

S3‧‧‧橫截線

400‧‧‧電晶體結構

41‧‧‧MOS電晶體

401‧‧‧半導體層

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。其中：

圖1A至圖1F係為繪示本發明之一具體實施例之製造電晶體結構方法的立體示意圖；圖1A’至圖1F’係為圖1A至圖1F中沿著橫截線S1之橫截面示意圖；圖2A至圖2F係為繪示本發明之另一具體實施例之製造電晶體結構方法的立體示意圖；圖2A’至圖2F’係為圖2A至圖2F中沿著橫截線S2之橫截面示意圖。

圖3A至圖3F係為繪示本發明之又一具體實施例之製造電晶體結構方法的立體示意圖；圖3A’至圖3F’係為圖3A至圖3F中沿著橫截線S3之橫截面示意圖；以及圖4係為本發明之又一具體實施例之電晶體結構的立體示意圖。

圖1A至圖1F係為繪示本發明之一具體實施例之製造電晶體結構100方法的立體示意圖，圖1A’至圖1F’係為圖1A至圖1F中沿著橫截線S1之橫截面示意圖。

該方法包括以下步驟。首先，提供一基板101，接著形成包括第一半導體層102以及第二半導體層103之堆疊結構10於該基板101上(參閱圖1A以及圖1A’)。

在本發明有些具體實施例中，基板101可為矽基板、SOI基板、玻璃基板、塑膠基板或藍寶石基板。在本具體實施例中，基板101係為矽基板，而且在形成堆疊結構10之前，形成緩衝層104於該基板101上，其中緩衝層104係為鍺(Ge)磊晶膜。

第一半導體層102以及第二半導體層103係為使用磊晶成長製程而具有晶格匹配介面或晶格不匹配介面的磊晶層製程。在本發明有些具體實施例中，形成於第一半導體層102以及該第二半導體層103之間的晶格不匹配介面，若在沒有超過提供應力的厚度條件之下，此晶格不匹配因素可提供電晶體結構10之n通道MOS電晶體拉張應力或提供p通道MOS電晶體壓縮應力。利用晶格常數較小的n型材料以及晶格常數比較大的p型材料，其中對於n型通道來說，拉張應力可以提供較高電子遷移率，而對於p型通道來說，壓縮應力可以提供較高電洞遷移率；若是此半導體層超過彼此提供應力條件的厚度而成為釋放層，其中因釋放造成在第一或第二半導體中的缺陷可以藉形成環型通道非等向性蝕刻時移除形成較高品質的通道，而第一半導體層102材料具有較高電洞以及該第二半導體層103具有較高電子遷移率，也同樣可以提升電晶體結構10之性能。

在本發明有些具體實施例中，第一半導體層102具有p型導電性，而且第二半導體層103具有n型導電性。舉例而言，第一半導體層102可為鍺(Ge)或包括銻化鍺(GeSb) 或碲化鍺(GeTe)之鍺系列相變化材料所製成，而且第二半導體層103係為III-V化合物半導體材料，諸如砷化鎵(GaAs)、砷化銦鎵(InGaAs)或該類似者所製成。在本具體實施例中，第一半導體層102係為鍺所製成，而且第二半導體層103係為砷化鎵所製成。

接著，第一半導體層102被部分移除，以形成第一空間116，而將第一半導體層102分隔成第一區域105以及第二區域106。在本具體實施例中，形成具有開窗115a的圖案化光阻層115，以部分覆蓋第一半導體層102以及第二半導體層103所建構之堆疊結構10，其中第二半導體層103之上表面103a以及第一半導體層102以及第二半導體層103之側壁部分透過開窗115a而暴露出來(參閱圖1B以及圖1B’)。

接著，進行第一半導體層102以及第二半導體層103之間具有高選擇性之濕式蝕刻製程107，以移除第一半導體層102之一部分(參閱圖1B以及圖1B’)。在本具體實施例中，使用移除第一半導體層102之蝕刻速率高於移除第二半導體層103之蝕刻速率的蝕刻劑來進行濕式蝕刻製程107，其中第一半導體層102之未被圖案化光阻層115所覆蓋的部分被移除，藉以形成穿透堆疊結構10而且將第一半導體層102分隔成第一區域105以及第二區域106的通道(第一空間116)(參閱圖1C以及圖1C’)。

接著，第二半導體層103被部分移除以形成跨越第一空間116、堆疊於第一區域105之第一源極區域109、以及堆疊於第二區域106之第一汲極區域110之第一懸浮結構108，以連接第一源極區域109以及第一汲極區域110。

在本具體實施例中，形成圖案化光阻層111以部 分覆蓋堆疊結構10並且曝露第二半導體層103上表面之未與第一空間116重疊的部分103a。接著，進行非等向性蝕刻製程112，諸如反應離子蝕刻(RIE)製程或其他乾式蝕刻製程，以移除第二半導體層103未被圖案化光阻層111所覆蓋之部分，其中第二半導體層103被分隔成第一懸浮結構108、第一源極區域109以及第一汲極區域110。在本具體實施例中，第一懸浮結構108包括複數個橋形部分108a，其從第一源極區域109之側壁109a側向延伸，跨越第一空間116以連接至第一汲極區域110之側壁110a(參閱圖1D以及圖1D’)。在本發明有些具體實施例中，每一橋形部分108a可具有三角形橫截面、矩形橫截面或梯形橫截面。在本具體實施例中，每一橋形部分108a具有梯形橫截面。

在本發明有些具體實施例中，在非等向性蝕刻製程112進行後，進行過蝕刻製程113以移除第一懸浮結構108之一部分。在本具體實施例中，過蝕刻製程113較佳者為等向性蝕刻製程，而且每一橋形部分108a可藉由過蝕刻製程113而環形地薄化。換言之，橋形部分108a之直徑可在過蝕刻製程113進行後而縮小，而且每一橋形部分108a可以非垂直地延伸到第一源極區域109之側壁109a以及第一汲極區域110之側壁110a(參閱圖1E以及圖1E’)。

在本發明中，當第一半導體層102以及第二半導體層103之間形成晶格不匹配介面時，過蝕刻製程113可以提升電晶體結構100之性能，因為過蝕刻製程113可以移除因超過提供應力條件的厚度形成釋放層而產生在第二半導體層103中晶格缺陷部分而使橋形通道108a具有較好的通道品質。

接著，形成第一閘極結構114以環繞第一懸浮結 構108。在本發明中，第一閘極結構114包括閘極介電層114a以及閘極電極層114b。舉例而言，閘極介電層114a可為高介電常數介電層，而且該閘極電極層114b可為金屬或導電化合物層。在本具體實施例中，使用原子層沉積(ALD)製程(圖中未示)以形成依序堆疊並且以及環繞第一懸浮結構108之每一橋形部分108a之氧化鍺(GeO2)層、氧化鋁(Al2O3)層以及氮化鈦(TiN)層，其中GeO2層作為緩衝層、Al2O3層作為閘極介電層114a、而TiN層作為閘極電極層114b。

在第一閘極結構114形成之後，進行至少一道摻雜製程(圖中未示)以將複數個n型摻雜劑，諸如磷(P)離子或砷(As)離子，植入第一源極區域109以及第一汲極區域110，以形成具有n通道MOS電晶體11之電晶體結構100(參閱圖1F以及圖1F’)。

雖然本具體實施例中的電晶體結構100僅包括一由第一源極區域109、第一汲極區域110以及第一閘極結構114所建構之n通道MOS電晶體11，電晶體結構100也可包含更多MOS電晶體。

圖2A至圖2F係為繪示本發明之另一具體實施例之製造電晶體結構200方法的立體示意圖。圖2A’至圖2F’係為圖2A至圖2F中沿著橫截線S2之橫截面示意圖。電晶體結構200類似於電晶體結構100，電晶體結構200除了n通道MOS電晶體11外，更包括形成於第一半導體層102以及第二半導體層103之p通道MOS電晶體12。因此，類似元件係以類似參考符號標示，而且電晶體結構100以及200所採用之相同製程將不予贅述。

舉例而言，在本具體實施例中，製造電晶體結構 200之製程接續圖1F並且更包括以下步驟。首先，進行蝕刻製程201以進一步圖案化第二半導體層103之剩餘部分，因而形成第二空間202，其將第二半導體層103之剩餘部分分隔成第三區域203以及第四區域204。

在本具體實施例中，形成具有開窗205a的圖案化光阻層205，以覆蓋n通道MOS電晶體11(圖中未示)以及剩餘之第一半導體層102以及剩餘之第二半導體層103的部分，其中第二半導體層103之上表面103a以及第一半導體層102以及第二半導體層103之側壁部分透過開窗205a而暴露出來(參閱圖2A以及圖2A’)。

接著，進行第一半導體層102以及第二半導體層103之間具有高選擇性之濕式蝕刻製程201，以移除剩餘之第二半導體層103之部分(參閱圖2A以及圖2A’)。在本具體實施例中，使用移除第二半導體層103之蝕刻速率高於移除第一半導體層102之蝕刻速率的蝕刻劑來進行濕式蝕刻製程201，其中第二半導體層103之未被圖案化光阻層205所覆蓋的部分被移除，藉以形成穿透堆疊結構10而且將第二半導體層103分隔成第三區域203以及第四區域204之第二空間202(參閱圖2B以及圖2B’)。

接著，第一半導體層102之剩餘部分被部分移除以形成跨越第二空間202、堆疊於第三區域203之第二源極區域209、以及堆疊於第四區域204之第二汲極區域210之第二懸浮結構208，以連接第二源極區域209以及第二汲極區域210。在本具體實施例中，形成圖案化光阻層211以覆蓋n通道MOS電晶體11以及剩餘之第一半導體層102以及剩餘之第二半導體層103之部分而未填滿第二空間202，其中剩餘之第一半導 體層102的上表面102a之部分係從第二空間202曝露(參閱圖2C以及圖2C’)。

接著，進行非等向性蝕刻製程212(參閱圖2C以及圖2C’)，諸如反應離子蝕刻(RIE)製程或其他乾式蝕刻製程，以移除剩餘之第一半導體層102未被圖案化光阻層211所覆蓋之部分，其中第二懸浮結構208、第二源極區域209以及第二汲極區域210係被定義於剩餘之第一半導體層102中。在本具體實施例中，第二懸浮結構208包括複數個橋形部分208a，其從第二源極區域209之側壁209a側向延伸，跨越第二空間202以連接至第一汲極區域210之側壁210a(參閱圖圖2D以及圖2D’)。在本發明有些具體實施例中，每一橋形部分208a可具有三角形橫截面、矩形橫截面或梯形橫截面。在本具體實施例中，每一橋形部分208a具有梯形橫截面。

在本發明有些具體實施例中，在非等向性蝕刻製程212進行後，進行過蝕刻製程213以移除第一懸浮結構208之一部分。在本具體實施例中，過蝕刻製程213較佳者為等向性蝕刻製程，而且每一橋形部分208a可藉由過蝕刻製程213而環形地薄化。換言之，橋形部分208a之直徑可在過蝕刻製程213進行後而縮小，而且每一橋形部分208a可以非垂直地延伸到第一源極區域209之側壁209a以及第一汲極區域210之側壁210a(參閱圖2E以及圖2E’)。

在本發明中，當第一半導體層102以及第二半導體層103之間形成晶格不匹配介面時，過蝕刻製程213可以提升電晶體結構200之性能，因為過蝕刻製程213可以移除因超過提供應力條件的厚度形成釋放層而產生在第二半導體層103中晶格缺陷部分而使橋形通道208a具有較好的通道品質。

接著，形成第二閘極結構214以環繞第二懸浮結構208。在本發明中，第二閘極結構214包括閘極介電層214a以及閘極電極層214b。舉例而言，閘極介電層214a可為高介電常數介電層，而且該閘極電極層214b可為金屬或導電化合物層。在本具體實施例中，使用原子層沉積(ALD)製程(圖中未示)以形成依序堆疊並且以及環繞第二懸浮結構208之每一橋形部分208a之氧化鍺(GeO2)層、氧化鋁(Al2O3)層以及氮化鈦(TiN)層，其中GeO2層作為緩衝層、Al2O3層作為閘極介電層214a、而TiN層作為閘極電極層214b。

在第二閘極結構214形成之後，進行至少一道摻雜製程(圖中未示)以將複數個p型摻雜劑，諸如硼(B)離子，植入第二源極區域209以及第二汲極區域210，以形成具有n通道MOS電晶體11以及p通道MOS電晶體21之電晶體結構200(參閱圖2F以及圖2F’)。

在本發明有些具體實施例中，可以進行一些下游製程來形成互連線(圖中未示)於第一半導體層102及/或第二半導體層103上，以將n通道MOS電晶體11以及p通道MOS電晶體21整合成互補式金屬氧化物半導體(CMOS)裝置。

圖3A至圖3F係為繪示本發明之又一具體實施例之製造電晶體結構300方法的立體示意圖。圖3A’至圖3F’係為圖3A至圖3F中沿著橫截線S3之橫截面示意圖。

電晶體結構300類似於電晶體結構100，電晶體結構300更包括對齊MOS電晶體11之另一MOS電晶體31，其形成於堆疊於該第二半導體層103上之另外兩半導體層中。因此，類似元件係以類似參考符號標示。

舉例而言，在本具體實施例中，製造電晶體結構 300之製程包括以下步驟。首先，提供一基板101，接著形成包括第一半導體層102、第二半導體層103、第三半導體層302以及第四半導體層303之堆疊結構30於該基板101上(參閱圖3A以及圖3A’)。

由於第三半導體層302以及該第四半導體層303之結構與材料相同於圖1A以及圖1A’之第一半導體層102以及第二半導體層103，因此其結構與材料在此不予贅述。

在本具體實施例中，第三半導體層302以及第四半導體層303係與第一半導體層102以及第二半導體層103同時以磊晶方式成長，而且組成第三半導體層302以及第四半導體層303的材料也相同於組成第一半導體層102以及第二半導體層103的材料。

接著，第一半導體層102以及第三半導體層302被部分移除，以分別於第一半導體層102以及第三半導體層302形成第一空間116以及第三空間304，其中第一空間116將第一半導體層102分隔成第一區域105以及第二區域106，而第三空間304將第三半導體層302分隔成第五區域305以及第六區域306。在本具體實施例中，形成具有開窗315a的圖案化光阻層315，以部分覆蓋第一半導體層102、第二半導體層103、第三半導體層302以及第四半導體層303所建構的堆疊結構30，其中第四半導體層303之上表面303a以及第一半導體層102、第二半導體層103、第三半導體層302以及第四半導體層303之側壁部分透過開窗315a而暴露出來(參閱圖3B以及圖3B’)。

接著，進行濕式蝕刻製程307，以移除第一半導體層102之一部分以及第三半導體層302之一部分(參閱圖3B以及圖3B’)。在本具體實施例中，使用移除第一半導體層102 以及第三半導體層302之蝕刻速率高於移除第二半導體層103以及第四半導體層303之蝕刻速率的蝕刻劑來進行濕式蝕刻製程307，其中第一半導體層102以及第三半導體層302之未被圖案化光阻層315所覆蓋的部分被移除，以形成分別穿透堆疊結構30之兩通道(第一空間116以及第三空間304)。因此，第一半導體層102被第一空間116分隔成第一區域105以及第二區域106，而且第三半導體層302被第三空間304分隔成第五區域305以及第六區域306(參閱圖3C以及圖3C’)。在一較佳具體具體實施例中，第一空間116對齊第三空間304。

接著，第二半導體層103以及第四半導體層303分別被部分移除，以定義第二半導體層103上之第一懸浮結構108、第一源極區域109以及第一汲極區域110，並且定義第四半導體層303上之第三懸浮結構308、第三源極區域309以及第三汲極區域310 on第四半導體層303。其中，第一源極區域109以及第一汲極區域110係分別堆疊於第一區域105以及第二區域106上；第一懸浮結構108跨越第一空間116並且連接第一源極區域109以及第一汲極區域110；第三源極區域309以及第二汲極區域310係分別堆疊於第五區域305以及第六區域306上；以及第三懸浮結構308跨越第三空間304並且連接第三源極區域309以及第四汲極區域310。(參閱圖3E以及圖3E’)。

在本具體實施例中，形成圖案化光阻層311以部分覆蓋堆疊結構30以及第四半導體層303未與第二空間304重疊之曝露部分。接著，進行非等向性蝕刻製程312(參閱圖3D以及圖3D’)，諸如反應離子蝕刻(RIE)製程或其他乾式蝕 刻製程，以移除第四半導體層303以及第二半導體層103未被圖案化光阻層311所覆蓋之部分，其中第二半導體層103被分隔成第一懸浮結構108、第一源極區域109以及第一汲極區域110；以及第四半導體層303被分隔成第三懸浮結構308、第三源極區域309以及第三汲極區域310。

參閱圖3E以及圖3E’，第三懸浮結構308包括複數個橋形部分308a，每一橋形部分308a從第三源極區域309之側壁309a側向延伸，跨越第一空間116以連接至第三汲極區域310之側壁310a。在本發明有些具體實施例中，每一橋形部分308a可具有三角形橫截面、矩形橫截面或梯形橫截面。在本具體實施例中，每一橋形部分308a具有梯形橫截面，並且對齊第一懸浮結構108之橋形部分108a。

在本發明有些具體實施例中，在非等向性蝕刻製程312進行後，進行過蝕刻製程313以移除部分之第一懸浮結構108以及第三懸浮結構308。在本具體實施例中，過蝕刻製程313較佳者為等向性蝕刻製程，而且每一橋形部分108a以及308a可藉由過蝕刻製程313而環形地薄化。換言之，橋形部分108a以及308a之直徑可在過蝕刻製程313進行後而縮小，而且每一橋形部分108a以及308a可以非垂直地延伸到第一源極區域109之側壁109a以及第一汲極區域110之側壁110a，而且每一橋形部分308a可以非垂直地延伸到第三源極區域309之側壁309a以及第三汲極區域310之側壁310a。由於類似的過蝕刻製程，諸如過蝕刻製程113或213，已經揭露如上，因此過蝕刻製程313之詳細步驟在此不予贅述。

接著，形成第一閘極結構114以及第三閘極結構314，以環繞第一懸浮結構108以及第三懸浮結構308。在本 發明中，第一閘極結構114包括閘極介電層114a以及閘極電極層114b，而且第三閘極結構314包括閘極介電層314a以及閘極電極層314b。舉例而言，閘極介電層114a以及314a可為高介電常數介電層，而且該閘極電極層114b以及314b可為金屬或導電化合物層。在本具體實施例中，使用原子層沉積(ALD)製程(圖中未示)以形成依序堆疊並且以及環繞第一懸浮結構108之每一橋形部分108a以及第三懸浮結構308之每一橋形部分308a之氧化鍺(GeO2)層、氧化鋁(Al2O3)層以及氮化鈦(TiN)層，其中GeO2層作為緩衝層、Al2O3層作為閘極介電層114a、而TiN層作為閘極電極層114b以及314b。

在第一閘極結構114以及第三閘極結構314形成之後，進行至少一道摻雜製程(圖中未示)以將複數個n型摻雜劑，諸如磷(P)離子或砷(As)離子，植入第一源極區域109、第二源極區域309、第一汲極區域110以及第三汲極區域310，以形成具有兩個n通道MOS電晶體11以及31之電晶體結構300(參閱圖3F以及圖3F’)。

同理，可以在電晶體結構300中整合p通道MOS電晶體，以形成CMOS結構。此外，電晶體結構300可包含更多半導體層並且整合更多MOS電晶體於這些半導體層中。

舉例而言，圖4係為本發明之又一具體實施例之電晶體結構的立體示意圖。在本具體實施例中，電晶體結構400更包括複數個半導體層401，依序堆疊於基板101上，而且形成複數個MOS電晶體41於這些半導體層401中，運用磊晶技術形成越多半導體磊晶層，加上以上步驟可以形成更多環形通道以提供更高總輸出電流的電晶體結構。由於在包含複數個半導體層之堆疊結構中形成複數個MOS電晶體的製 程已於上述具體實施例中揭露，因此製造電晶體結構400之製程將不再予以贅述。

根據本發明前述具體實施例，係提供具有至少一MOS電晶體之電晶體結構。製造電晶體結構之製程包括以下步驟。首先，形成由依序堆疊之第一半導體層以及第二半導體層所建構之堆疊結構於一基板上。接著，第一半導體層被部分移除，以至少形成一第一空間，其將第一半導體層分隔成第一區域以及第二區域。接著，第二半導體層也被被部分移除，以形成堆疊於第一區域上之源極區域、堆疊於第二區域上之汲極區域以及跨越第一空間之懸浮結構。接著，形成環繞第一懸浮結構之第一閘極結構。由於電晶體結構內之每一MOS電晶體可以僅藉由圖案化形成以及依序堆疊於基板上之兩半導體層以及進行閘極結構沉積製程等步驟而形成，而不需要使用絕緣層覆矽(SOI)基板，因此並不需要使用相較於製造習知電晶體結構之製程的複雜製程。因此，製造電晶體結構的製程可被簡化，而且製造成本也因而下降。

此外，形成於第一半導體層以及第二半導體層中的另一MOS電晶體可進一步使用類似製程而包含於電晶體結構中，而且另一或更多對齊上述二MOS電晶體且形成於堆疊結構中的MOS電晶體可進一步同時以相同製程而形成於堆疊於堆疊結構之其他半導體層中。因此，更多MOS電晶體可以藉由簡化且較低成本的製程被整合於電晶體結構中。

雖然本發明已用具體實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定 者為準。

100‧‧‧電晶體結構

10‧‧‧堆疊結構

101‧‧‧基板

102‧‧‧第一半導體層

103‧‧‧第二半導體層

104‧‧‧緩衝層

105‧‧‧第一區域

106‧‧‧第二區域

108‧‧‧第一懸浮結構

109‧‧‧第一源極區域

109a‧‧‧側壁

11‧‧‧n通道MOS電晶體

110‧‧‧第一汲極區域

110a‧‧‧側壁

114‧‧‧第一閘極結構

116‧‧‧第一空間

S1‧‧‧橫截線

Claims (10)

1. 一種電晶體結構，包括：一基板；一第一半導體層，形成於該基板上，並且具有一第一空間，將該第一半導體層分隔成一第一區域以及一第二區域；一第二半導體層，堆疊於該第一半導體層上，包括：一第一源極區域，堆疊於該第一區域上方；一第一汲極區域，堆疊於該第二區域上方；以及一第一懸浮結構，跨越該第一空間，並且連接該第一源極區域以及該第一汲極區域，其中該第一懸浮結構包含複數個橋形部分，且每一該複數個橋形部分具有一三角形截面或一梯形截面；其中該第一半導體層具有一第一型導電性，而且該第二半導體層具有一第二型導電性。
2. 如申請專利範圍第1項所述之電晶體結構，更包括一鍺(Ge)磊晶膜，其作為該基板以及該第一半導體層之間之一緩衝層。
3. 如申請專利範圍第1項所述之電晶體結構，其中該第一半導體層包括鍺(Ge)或鍺系列材料，其包括銻化鍺(GeSb)或碲化鍺(GeTe)。
4. 如申請專利範圍第1項所述之電晶體結構，其中該第二半導體層包括III-V化合物半導體材料，其包括砷化鎵(GaAs)或砷化銦鎵(InGaAs)。
5. 如申請專利範圍第1項所述之電晶體結構，其中該第一懸浮結構包括複數個橋形部分，其從該第一源極區域之一側壁側向延伸，跨越該第一空間以連接至該第一汲極區域之一側壁。
6. 如申請專利範圍第1項所述之電晶體結構，其中該第一懸浮結構係由一第一閘極結構所環繞，其包括一閘極介電層以及一閘極電極層。
7. 如申請專利範圍第6項所述之電晶體結構，其中該閘極介電層包括一高介電常數介電材料，而且該閘極電極層包括金屬或導電化合物。
8. 一種電晶體結構，包括：一基板；一第一半導體層，形成於該基板上；一第二半導體層，堆疊於該第一半導體層上，該第二半導體層具有一第二空間，將該第二半導體層分隔成一第三區域以及一第四區域；其中該第一半導體層包括：一第二源極區域，堆疊於該第三區域下方；一第二汲極區域，堆疊於該第四區域下方；以及一第二懸浮結構，跨越該第二空間，並且連接該第二源極區域以及該第二汲極區域，其中該第二懸浮結構包含複數個橋形部分，且每一該複數個橋形部分具有 一三角形截面或一梯形截面；其中該第一半導體層具有一第一型導電性，而且該第二半導體層具有一第二型導電性。
9. 一種電晶體結構具有至少一具有一第一型導電性通道之第一電晶體以及至少一具有一第二型導電性通道之第二電晶體，該電晶體結構包括：一基板；一第一半導體層，形成於該基板上；一第二半導體層，堆疊於該第一半導體層上方，其中，在該第一電晶體中，該第一半導體層具有一第一空間，將該第一半導體層分隔成一第一區域以及一第二區域；該第二半導體層包括：一第一源極區域，堆疊於該第一區域上方；一第一汲極區域，堆疊於該第二區域上方；以及一第一懸浮結構，跨越該第一空間，而且連接該第一源極區域以及該第一汲極區域，其中該第一懸浮結構包含複數個橋形部分，且每一該複數個橋形部分具有一三角形截面或一梯形截面；其中，在該第二電晶體中，該第二半導體層具有一第二空間，將該第二半導體層分隔成一第三區域以及一第四區域；該第一半導體層包括：一第二源極區域，堆疊於該第三區域下方；一第二汲極區域，堆疊於該第四區域下方；以及 一第二懸浮結構，跨越該第二空間，並且連接該第二源極區域以及該第二汲極區域，其中該第二懸浮結構包含複數個橋形部分，且每一該複數個橋形部分具有一三角形截面或一梯形截面；其中該第一半導體層具有一第一型導電性，而且該第二半導體層具有一第二型導電性。
10. 如申請專利範圍第9項所述之電晶體結構，其中該第一懸浮結構包括複數個橋形部分，其從該第一源極區域之一側壁側向延伸，跨越該第一空間以連接至該第一汲極區域之一側壁，而且該第二懸浮結構包括複數個橋形部分，其從該第二源極區域之一側壁側向延伸，跨越該第二空間以連接至該第二汲極區域之一側壁。