TWI574381B - 將電壓浮接或施加於積體電路之井的方法及裝置 - Google Patents

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Description

將電壓浮接或施加於積體電路之井的方法及裝置 相關申請案之參考
此申請案主張2011年11月4日提出申請之美國臨時申請案第61/555,864號的優先權，其在此被併入作為參考。
本發明技術係有關用以改善井偏壓配置的偏壓之方法及裝置，其可降低積體電路的漏電流及整體功耗。
積體電路的p型井及n型井被偏壓成使得此p型井中的源極/汲極-井接面，及此n型井中的源極/汲極-井接面被逆向偏壓，或至少不被順向偏壓。
例如，p型井中的n型電晶體具有n+摻雜的源極及汲極區域。因為順向偏壓的介面係與高電流相關聯，而逆向偏壓的介面係與低電流相關聯，所以n型電晶體的p型井與n+摻雜的汲極區域之間的接面係藉由將最低可用電壓 (諸如，接地電壓，或施加至n型電晶體之n+摻雜的源極區域之電壓)施加至p型井而被逆向偏壓。
同樣地，n型井中的p型電晶體具有p+摻雜的源極及汲極區域。再者，因為順向偏壓的介面係與高電流相關聯，而逆向偏壓的介面係與低電流相關聯，所以n型井與p+摻雜的源極區域之間的接面係藉由將最高可用電壓(諸如，供應電壓，或施加至p+摻雜的源極區域之電壓)施加至n型井而被逆向偏壓。
各種實施例針對各種井偏壓配置。
在一種井偏壓配置中，井偏壓電壓未被施加至n-井，且井偏壓電壓未被施加至p-井。因為未施加外部的的井偏壓電壓，所以甚至在n-井及p-井中的裝置之操作期間，n-井及p-井為浮接的。
在另一種井偏壓配置中，最低可用電壓(諸如，接地電壓，或施加至p-井中的n型電晶體之n+摻雜的源極區域之電壓)未被施加至p-井。這甚至發生在p-井中的n型電晶體之操作期間。
在又另一種井偏壓配置中，最高可用電壓(諸如，供應電壓，或施加至n-井中的p型電晶體之p+摻雜的源極區域之電壓)未被施加至n-井。這甚至發生在n-井中的p型電晶體之操作期間。
此發明技術的各種態樣係於下面做進一步詳細的說 明。
此發明技術的一種態樣為一種積體電路，其包含基板；此基板中的n-井；此n-井中的裝置；此基板中的p-井；此p-井中的裝置；以及偏壓電路，提供此n-井中的此裝置及此p-井中的此裝置所需之所有的偏壓電壓，以供操作之用。此類裝置的範例包括電晶體，諸如，n-井中的p型電晶體、p-井中的n型電晶體、及其他的積體電路裝置。在此n-井中的此裝置及此p-井中的此裝置之操作期間，此偏壓電路提供偏壓電壓，如下：(i)此偏壓電路將偏壓電壓配置施加至此n-井中的此裝置及此p-井中的此裝置，(ii)此偏壓電路不會將井偏壓電壓施加至此n-井，及(iii)此偏壓電路不會將井偏壓電壓施加至此p-井。
在一個實施例中，此偏壓電路不會將井偏壓電壓施加至此n-井，而使得在此n-井中的此裝置之操作期間，此n-井浮接，且此偏壓電路不會將井偏壓電壓施加至此p-井，而使得在此p-井中的此裝置之操作期間，此p-井浮接。在一個實施例中，此電路包括不會接收此偏壓電路所施加的偏壓電壓之電氣連接，且此電氣連接被此n-井及此p-井共用，而使得此n-井及此p-井浮接在一起。在一個實施例中，電氣連接不會被此n-井及此p-井共用，而使得此n-井及此p-井分開地浮接。
在一個實施例中，此電路包括被此n-井及此p-井共用的電氣互連，且此偏壓電路不會將井偏壓電壓施加至此電氣互連。
在一個實施例中，此n-井具有n-井接點，此p-井具有p-井接點，及此電路包括電氣連接至此n-井接點及此p-井接點的電氣互連，而使得此電氣互連被此n-井及此p-井共用，且此偏壓電路不會將井偏壓電壓施加至此電氣互連。
在一個實施例中，此n-井中的此裝置及此p-井中的此裝置具有接收來自此偏壓電路的此偏壓電壓配置之裝置接點，且此n-井及此p-井沒有井接點。
在一個實施例中，此電路包括(i)此偏壓電路與(ii)此n-井中的此裝置及此p-井中的此裝置之間的電氣互連。此電路不包括(i)此偏壓電路與(ii)此n-井及此p-井之間的電氣互連。
此發明技術的另一種態樣為一種積體電路，包含基板、此基板中的p-井、此p-井中的n型電晶體、電氣互連、以及偏壓電路。此p-井中的此n型電晶體包括此p-井中的n型源極及n型汲極。此等電氣互連為在此偏壓電路與此p-井、此n型源極、及此n型汲極的各者之間。
在此n型電晶體的操作期間，此偏壓電路將偏壓電壓配置施加至此等電氣互連。此偏壓電壓配置包括：施加至此n型源極的源極電壓、施加至此n型汲極的汲極電壓、及施加至此p-井的井電壓。此井電壓為介於此源極電壓與此汲極電壓之間的中間電壓。
在一個實施例中，此偏壓電壓配置包括施加至此p-井相對於此n型源極及此n型汲極的至少其中一者之順向偏 壓。
此發明技術的另外態樣為一種積體電路，包含基板、此基板中的n-井、此n-井中的p型電晶體、電氣互連、以及偏壓電路。此n-井中的此p型電晶體包括此n-井中的p型源極及p型汲極。此等電氣互連為在此偏壓電路與此n-井、此p型源極、及此p型汲極的各者之間。
在此p型電晶體的操作期間，此偏壓電路將偏壓電壓配置施加至此等電氣互連。此偏壓電壓配置包括：施加至此p型源極的源極電壓、施加至此p型汲極的汲極電壓、及施加至此n-井的井電壓。此井電壓為介於此源極電壓與此汲極電壓之間的中間電壓。
在一個實施例中，此偏壓電壓配置包括施加至此n-井相對於此p型源極及此p型汲極的至少其中一者之順向偏壓。
此發明技術的又另一種態樣為一種積體電路，包含：基板、此基板中的n-井、此n-井中的p型電晶體(包括此n-井中的p型源極及p型汲極)、此基板中的p-井、此p-井中的n型電晶體(包括此p-井中的n型源極及n型汲極)、電氣互連、以及偏壓電路。此等電氣互連為在此偏壓電路與此n-井、此p型源極、此p型汲極、此p-井、此n型源極、及此n型汲極的各者之間。
在此p型電晶體及此n型電晶體的操作期間，此偏壓電路將偏壓電壓配置施加至此等電氣互連。此偏壓電壓配置包括：(i)施加至此n型源極的第一源極電壓；(ii)施加 至此n型汲極的第一汲極電壓；(iii)施加至此p-井的第一井電壓，此第一井電壓為介於此第一源極電壓與此第一汲極電壓之間的中間電壓；(iv)施加至此p型源極的第二源極電壓；(v)施加至此p型汲極的第二汲極電壓；及(vi)施加至此n-井的第二井電壓，此第二井電壓為介於此第二源極電壓與此第二汲極電壓之間的中間電壓。
在一個實施例中，此偏壓電壓配置包括施加至此p-井相對於此n型源極及此n型汲極的至少其中一者之順向偏壓。
在一個實施例中，此偏壓電壓配置包括施加至此n-井相對於此p型源極及此p型汲極的至少其中一者之順向偏壓。
在一個實施例中，施加至此p-井的第一井電壓與施加至此n-井的第二井電壓為相等。
在一個實施例中，施加至此p-井的第一井電壓與施加至此n-井的第二井電壓為不同。
其他態樣針對電腦可讀取媒體，其儲存電腦指令，以實施設計積體電路的方法，此方法供具有處理器及記憶體的電腦系統使用。這些電腦指令可藉由用以設計如在此所述的積體電路之此電腦系統來予以執行。
其他態樣針對設計積體電路的電腦系統(包含處理器及記憶體)，其被組構成設計如在此所述的積體電路。
其他態樣針對操作如在此所述的積體電路之方法。
210‧‧‧電腦系統
212‧‧‧匯流排子系統
214‧‧‧處理器子系統
216‧‧‧網路介面子系統
218‧‧‧通訊網路
220‧‧‧使用者介面輸出裝置
222‧‧‧使用者介面輸入裝置
224‧‧‧儲存子系統
226‧‧‧記憶體子系統
228‧‧‧檔案儲存子系統
230‧‧‧主隨機存取記憶體(RAM)
232‧‧‧唯讀記憶體(ROM)
此專利或申請案檔案含有以彩色實施的至少一個圖式。在請求及必要費用的支付之後，官方將提供具有彩色圖式的此專利或專利申請案之副本。
圖1係顯示兩種井偏壓配置(分別施加至n型井及p型井的Vdd及0V之井偏壓電壓的第一井偏壓配置，及施加至n型井及p型井的井偏壓電壓Vdd/2之第二井偏壓配置)的漏電流與供應電壓之變化的圖形。
圖2顯示圖1(顯示漏電流與供應電壓之變化)的圖形，在與施加至n型井及p型井的井偏壓電壓Vdd/2之井偏壓配置對應的曲線上，此圖係與順向及逆向漏電流成分重疊。
圖3顯示p型井中的n型電晶體，及n型井中的p型電晶體，其中，此p型井及此n型井接收來自Vdd/2(供應電壓的一半、或施加至n型電晶體汲極的電壓之一半、或施加至p型電晶體源極的電壓之一半)的井接點之井偏壓電壓。
圖4顯示圖3的基板、井、及電晶體源極和汲極的摻雜濃度之圖形。
圖5顯示當接地電壓被施加作為p型井的井偏壓電壓，且Vdd(供應電壓、或施加至n型電晶體汲極的電壓、或施加至p型電晶體源極的電壓)被施加作為n型井的井偏壓電壓時，圖3的基板、井、及電晶體源極和汲極的電壓之圖形。
圖6顯示圖3的基板、井、及電晶體源極和汲極的電壓之圖形，其中，此p型井及此n型井接收來自Vdd/2(供應電壓的一半、或施加至n型電晶體汲極的電壓之一半、或施加至p型電晶體源極的電壓之一半)的井接點之井偏壓電壓。
圖7顯示當接地電壓被施加作為p型井的井偏壓電壓，且Vdd(供應電壓、或施加至n型電晶體汲極的電壓、或施加至p型電晶體源極的電壓)被施加作為n型井的井偏壓電壓時，圖3的基板、井、及電晶體源極和汲極的電子流密度與圖5的對應電壓之圖形。
圖8顯示圖3的基板、井、及電晶體源極和汲極的電子流密度與圖6的對應電壓之圖形，其中，此p型井及此n型井接收來自Vdd/2(供應電壓的一半、或施加至n型電晶體汲極的電壓之一半、或施加至p型電晶體源極的電壓之一半)的井接點之井偏壓電壓。
圖9顯示當接地電壓被施加作為p型井的井偏壓電壓，且Vdd(供應電壓、或施加至n型電晶體汲極的電壓、或施加至p型電晶體源極的電壓)被施加作為n型井的井偏壓電壓時，圖3的基板、井、及電晶體源極和汲極的電洞流密度與圖5的對應電壓之圖形。
圖10顯示圖3的基板、井、及電晶體源極和汲極的電洞流密度與圖6的對應電壓之圖形，其中，此p型井及此n型井接收來自Vdd/2(供應電壓的一半、或施加至n型電晶體汲極的電壓之一半、或施加至p型電晶體源極的電 壓之一半)的井接點之井偏壓電壓。
圖11顯示p型井中的n型電晶體，及n型井中的p型電晶體，其中，此p型井及此n型井分開地浮接(而不接收來自井接點的井偏壓電壓)。
圖12顯示圖1(顯示漏電流與供應電壓之變化)的圖形，此圖係以允許此n型井及此p型井分開地浮接之第三井偏壓配置來予以補充，而使得不會將井偏壓電壓施加至此n-井，且不會將井偏壓電壓施加至此p-井。
圖13係顯示三種井偏壓配置(分別施加至此n型井及此p型井的Vdd及0V之井偏壓電壓的第一井偏壓配置、施加至此n型井及此p型井的井偏壓電壓Vdd/2之第二井偏壓配置、及允許此n型井及此p型井分開地浮接而使得不會將井偏壓電壓施加至此n-井且不會將井偏壓電壓施加至此p-井的第三井偏壓配置)的漏電流與矽晶圓品質之變化的圖形。
圖14顯示p型井中的n型電晶體，及n型井中的p型電晶體，其中，此p型井及此n型井諸如藉由以共同電氣接點將此n型井及此p型井結合而浮接在一起(而不接收來自井接點的井偏壓電壓)。
圖15係三種型式的井(分開浮接的n型井、分開浮接的p型井、及浮接在一起的p型井及n型井)之井電位對供應電壓的圖形。
圖16顯示併入此發明技術的特性之例示的積體電路設計流程之簡化的表示。
圖17係可被使用來實施併入此發明技術的態樣之軟體的電腦系統之簡化的方塊圖。
圖17A係儲存實施併入此發明技術的態樣之軟體的電腦可執行指令之非暫時性的電腦可讀取媒體之簡化的方塊圖。
圖1為顯示兩種井偏壓配置(分別施加至n型井及p型井的Vdd及0V之井偏壓電壓的第一井偏壓配置，及施加至n型井及p型井的井偏壓電壓Vdd/2之第二井偏壓配置)的漏電流與供應電壓之變化的圖形。
對於分別施加至此n型井及此p型井的Vdd及0V之井偏壓電壓的第一井偏壓配置而言，當供應電壓Vdd下降經過1.4V、1.2V、1V、及0.8V時，總漏電流下降經過236mA、172mA、106mA、及32mA。
對於施加至此n型井及此p型井的井偏壓電壓Vdd/2之第二井偏壓配置而言，當供應電壓Vdd下降經過1.4V、1.2V、1V、及0.8V時，總漏電流下降經過3700mA、80mA、5.4mA、及1.7mA。
在供應電壓1.2V或更低的附近，具有第二井偏壓配置之總漏電流係較佳於具有第一井偏壓配置之總漏電流。例如：(i)在Vdd=1.2V處，在改善降低的總漏電流方面，有2倍的差異；(ii)在Vdd=1V處，在改善降低的總漏電流方面，有20倍的差異；(iii)在Vdd=0.8V處，在改善降 低的總漏電流方面，有20倍的差異。
圖2顯示圖1(顯示漏電流與供應電壓之變化)的圖形，在與施加至n型井及p型井的井偏壓電壓Vdd/2之井偏壓配置對應的曲線上，此圖係與順向及逆向漏電流成分重疊。
在供應電壓1.1V或更高的附近，總漏電流被順向接面漏電流主導。順向漏電流相對於偏壓為指數的。在供應電壓1.1V或更低的附近，總漏電流被逆向接面漏電流主導。逆向漏電流主要由於頻帶間穿隧(band-to-band tunneling)。
圖3顯示n型電晶體及p型電晶體，其各種相關聯的摻雜、電位、及電流密度係顯示於後續的圖式中。
特別而言，圖3顯示p型井中的n型電晶體，及n型井中的p型電晶體，其中，此p型井及此n型井接收來自Vdd/2(供應電壓的一半、或施加至n型電晶體汲極的電壓之一半、或施加至p型電晶體源極的電壓之一半)的井接點之井偏壓電壓。偏壓電路將偏壓電壓配置施加至源極、汲極、閘極、及井。
圖4顯示圖3的基板、井、及電晶體源極和汲極的摻雜濃度之圖形。
正值意謂n型摻雜濃度，而負值意謂p型摻雜濃度。1.7×10^20cm^-3的正值符合此n型電晶體之n+摻雜的源極及汲極。-1.3×10^20cm^-3的負值符合此n型電晶體之p+摻雜的源極及汲極。在此p-井及此n-井中，摻雜濃度 隨著井深度而快速地減少。
後成形的接點為施加此偏壓電路的偏壓電路配置之電氣互連。在此p-井側上，電氣互連施加此n型電晶體的汲極電壓及源極電壓，及p-井偏壓電壓Vdd/2。此n型電晶體的閘極未被顯示出。在此n-井側上，電氣互連施加此p型電晶體的汲極電壓及源極電壓，及n-井偏壓電壓Vdd/2。此p型電晶體的閘極未被顯示出。
圖5顯示當接地電壓被施加作為p型井的井偏壓電壓，且Vdd(供應電壓、或施加至n型電晶體汲極的電壓、或施加至p型電晶體源極的電壓)被施加作為n型井的井偏壓電壓時，圖3的基板、井、及電晶體源極和汲極的電壓之圖形。
多個接面被相當強地逆向偏壓(與下圖相較)：p-井/n-井、p-井/n+摻雜的汲極、n-井/p+摻雜的汲極。逆向偏壓係指經由電氣互連而藉由此偏壓電路所施加的外部電壓，而使得這些外部電壓施加至此p摻雜側的電壓低於施加至此n摻雜側的電壓。
此模擬具有0.8V的供應電壓Vdd。Vdd或0.8V的井偏壓電壓被施加至此n-井，而0V的井偏壓電壓被施加至此p-井。因為起因於摻雜的內建電壓，所以實際的井電壓自由電氣互連所施加的井偏壓電壓而移位。內建電壓的效應隨著p型及n型摻雜濃度而增加。由於內建電壓，所以此p-井之最高p摻雜的區域之實際電壓自0V之施加的井偏壓電壓移位至-0.55V的實際p-井電壓，而此n-井之最 高n摻雜的區域之實際電壓自0.8V之施加的井偏壓電壓移位至1.4V的實際n-井電壓。
圖6顯示圖3的基板、井、及電晶體源極和汲極的電壓之圖形，其中，此p型井及此n型井接收來自Vdd/2(供應電壓的一半、或施加至n型電晶體汲極的電壓之一半、或施加至p型電晶體源極的電壓之一半)的井接點之井偏壓電壓。
此模擬具有0.8V的供應電壓Vdd。Vdd/2或0.4V的井偏壓電壓被施加至此n-井，而Vdd/2或0.4V的井偏壓電壓被施加至此p-井。因為由於小的井偏壓電壓被施加至此p-井及此n-井而導致跨接此p-井及此n-井施加零偏壓，所以實際井電壓差異起因於內建電壓。由於內建電壓，所以此p-井之最高p摻雜的區域之實際電壓自0.4V之施加的井偏壓電壓移位至-0.15V的實際p-井電壓，而此n-井之最高n摻雜的區域之實際電壓自0.4V之施加的井偏壓電壓移位至1.0V的實際n-井電壓。
多個接面被相當弱地逆向偏壓(與前圖相較)：p-井/n-井、p-井/n+摻雜的汲極、n-井/p+摻雜的汲極。逆向偏壓係指經由電氣互連而藉由此偏壓電路所施加的外部電壓，而使得這些外部電壓施加至此p摻雜側的電壓低於施加至此n摻雜側的電壓。
多個接面被弱地順向偏壓(與前圖相較)：p-井/n+摻雜的源極，n-井/p+摻雜的源極。順向偏壓係指經由電氣互連而藉由此偏壓電路所施加的外部電壓，而使得這些外部 電壓施加至此p摻雜側的電壓高於施加至此n摻雜側的電壓。
圖7顯示當接地電壓被施加作為p型井的井偏壓電壓，且Vdd(供應電壓、或施加至n型電晶體汲極的電壓、或施加至p型電晶體源極的電壓)被施加作為n型井的井偏壓電壓時，圖3的基板、井、及電晶體源極和汲極的電子流密度與圖5的對應電壓之圖形。
此漏電流為來自p-井/n+摻雜的汲極，與n-井/p+摻雜的汲極之逆向偏壓接面的頻帶間穿隧。因此，高電子流密度為在n+摻雜的汲極中，且在p+摻雜的汲極與接收n-井偏壓電壓的電氣互連之間的n-井中。
圖8顯示圖3的基板、井、及電晶體源極和汲極的電子流密度與圖6的對應電壓之圖形，其中，此p型井及此n型井接收來自Vdd/2(供應電壓的一半、或施加至n型電晶體汲極的電壓之一半、或施加至p型電晶體源極的電壓之一半)的井接點之井偏壓電壓。
來自p-井/n+摻雜的汲極，與n-井/p+摻雜的汲極之逆向偏壓接面的頻帶間穿隧之來源及位置係與前圖相同。然而，因為逆向偏壓的量減半，所以高電子流密度的大小降低。
漏電流的額外來源為來自p-井/n+摻雜的源極之順向偏壓接面的順向偏壓接面電流。然而，n+摻雜的源極中之電子流密度是可忽略的，這表示順向偏壓接面的漏電流貢獻是可忽略的。
圖9顯示當接地電壓被施加作為p型井的井偏壓電壓，且Vdd(供應電壓、或施加至n型電晶體汲極的電壓、或施加至p型電晶體源極的電壓)被施加作為n型井的井偏壓電壓時，圖3的基板、井、及電晶體源極和汲極的電洞流密度與圖5的對應電壓之圖形。
此漏電流為來自p-井/n+摻雜的汲極，與n-井/p+摻雜的汲極之逆向偏壓接面的頻帶間穿隧。因此，高電洞流密度為在p+摻雜的汲極中，且在n+摻雜的汲極與接收p-井偏壓電壓的電氣互連之間的p-井中。
圖10顯示圖3的基板、井、及電晶體源極和汲極的電洞流密度與圖6的對應電壓之圖形，其中，此p型井及此n型井接收來自Vdd/2(供應電壓的一半、或施加至n型電晶體汲極的電壓之一半、或施加至p型電晶體源極的電壓之一半)的井接點之井偏壓電壓。
來自p-井/n+摻雜的汲極，與n-井/p+摻雜的汲極之逆向偏壓接面的頻帶間穿隧之來源及位置係與前圖相同。然而，因為逆向偏壓的量減半，所以高電子流密度的大小降低。
漏電流的額外來源為來自n-井/p+摻雜的源極之順向偏壓接面的順向偏壓接面電流。然而，p+摻雜的源極中之電洞流密度是可忽略的，這表示順向偏壓接面的漏電流貢獻是可忽略的。
圖11顯示p型井中的n型電晶體，及n型井中的p型電晶體，其中，此p型井及此n型井分開地浮接(而不 接收來自井接點的井偏壓電壓)。
特別而言，圖11顯示p型井中的n型電晶體，及n型井中的p型電晶體，其中，此p型井及此n型井不接收井偏壓電壓。此p型井及此n型井分開地浮接。偏壓電路將偏壓電壓配置施加至源極、汲極、及閘極。這些分開浮接的井具有漏電流的自調適平衡(self-adapting balance)。
圖12顯示圖1(顯示漏電流與供應電壓之變化)的圖形，此圖係以允許此n型井及此p型井分開地浮接之第三井偏壓配置來予以補充，而使得不會將井偏壓電壓施加至此n-井，且不會將井偏壓電壓施加至此p-井。
在供應電壓1.4V或更低的附近，具有第三井偏壓配置之總漏電流係較佳於具有第一井偏壓配置(分別施加至此n型井及此p型井的Vdd及0V之井偏壓電壓)之總漏電流。
在供應電壓1.2V或更高，及0.8V或更低的附近，具有第三井偏壓配置之總漏電流係較佳於具有第二井偏壓配置(施加至n型井及p型井的井偏壓電壓Vdd/2)之總漏電流。
在0.8V與1.2V的供應電壓附近之間，具有第三井偏壓配置之總漏電流係較差於具有第二井偏壓配置之總漏電流。然而，第三井偏壓配置具有不需井接點的優點，其使佈局簡化。
圖13為顯示三種井偏壓配置(分別施加至此n型井及此p型井的Vdd及0V之井偏壓電壓的第一井偏壓配置、 施加至此n型井及此p型井的井偏壓電壓Vdd/2之第二井偏壓配置、及允許此n型井及此p型井分開地浮接而使得不會將井偏壓電壓施加至此n-井且不會將井偏壓電壓施加至此p-井的第三井偏壓配置)的漏電流與矽晶圓品質之變化的圖形。
少數載子生命週期為矽晶圓品質的度量單位(measure)，其中，乾淨的矽晶圓具有較長的少數載子生命週期，而髒的矽晶圓具有較短的少數載子生命週期。在這些極端之間的標準矽晶圓有約10^-7秒，或約50-100微秒的數十倍之少數載子生命週期。
第二井偏壓配置(施加至n型井及p型井的井偏壓電壓Vdd/2)顯示乾淨的矽晶圓及許多標準矽晶圓之最低總漏電流。第三井偏壓配置(允許n型井及p型井分開地浮接)顯示髒的矽晶圓及某些標準矽晶圓之最低總漏電流。第三井偏壓配置依靠某些漏電流，以避免增加過多的井偏壓。
圖14顯示p型井中的n型電晶體，及n型井中的p型電晶體，其中，此p型井及此n型井諸如藉由以共同電氣接點將此n型井及此p型井結合而浮接在一起(而不接收來自井接點的井偏壓電壓)。
特別而言，圖14顯示p型井中的n型電晶體，及n型井中的p型電晶體，其中，此p型井及此n型井不接收井偏壓電壓。此p-井及此n-井浮接在一起。在此p-井與此n-井之間的一個範例電氣互連為此p-井及此n-井被連接在一起。偏壓電路將偏壓電壓配置施加至源極、汲極、 及閘極。
圖15為三種型式的井(分開浮接的n型井、分開浮接的p型井、及浮接在一起的p型井及n型井)之井電位對供應電壓的圖形。
結合的p-井及n-井浮接在一起得到與將Vdd/2施加至此p-井及此n-井的井偏壓配置幾乎相同的偏壓及漏電流。分開浮接的p-井及n-井得到下面的偏壓。在供應電壓Vdd=1.2V之下，此p-井偏壓為高於此n-井偏壓，且頻帶間漏電流為主要的。在Vdd=1.2V，兩者的井偏壓為約Vdd/2。在Vdd=1.2V之上，此n-井偏壓為高於此p-井偏壓，且來自順向偏壓接面電流的漏電流為主要的。
圖16顯示併入此發明技術的特性之例示的積體電路設計流程之簡化的表示。
在高階處，此程序以產品概念(步驟100)開始，且以EDA(電子設計自動化)軟體設計程序(步驟110)來予以實現。當完成此設計時，其可被投片試產(tape-out)(步驟140)。在投片試產之後，製造程序(步驟150)及封裝和組裝程序(步驟160)最終導致以成品積體電路晶片出現(結果170)。
此EDA軟體設計程序(步驟110)實際上由一些步驟112-130(為了簡化，以線性形式來予以顯示)所構成。在實際的積體電路設計程序中，此特別設計可能必須得回到步驟，直到通過某些測試。同樣地，在任何實際的設計程序中，這些步驟可以不同的順序及組合而出現。此說明因此 係藉由本文及一般的解釋來予以提供，而非如特別積體電路之特定，或推薦的設計流程。
此EDA軟體設計程序(步驟110)的組件步驟之簡略說明現在將被提供。
系統設計(步驟111)：設計者描述其想要實施的功能，其可實施使功能精細、檢查成本等的假設規劃。硬體-軟體架構分割會在此階段出現。在此步驟，可使用來自新思(Synopsys)公司的範例EDA軟體產品，包括Model Architect、Saber、System Studio、及Design Ware®的產品。
邏輯設計及功能驗證(步驟114)：在此階段，此系統中的模組之VHDL或Verilog碼被編寫，且為了功能精確性，檢查此設計。更特別而言，檢查此設計，以確保其回應於特別輸入刺激而產生正確的輸出。在此步驟，可使用來自新思公司的範例EDA軟體產品，包括VCS、VERA、Design Ware®、Magellan、Formality、ESP、及LEDA的產品。
供測試之用的合成及設計(步驟116)：在此，VHDL/Verilog被轉譯成網表(netlist)。對於此目標技術而言，可使此網表最佳化。此外，允許成品晶片的檢查之測試的設計及實施發生。在此步驟，可使用來自新思公司的範例EDA軟體產品，包括Design Compiler(解譯器)®、IC Compiler、DFT Compiler、Power Compiler、FPGA Compiler、TetraMAX ATPG、及Design Ware®的產品。
網表驗證步驟(步驟118)：在此步驟，為了與時序限制的相容性且為了與VHDL/Verilog的一致性，檢查此網表。在此步驟，可使用來自新思公司的範例EDA軟體產品，包括Formality、Primetime、及VCS的產品。
設計規劃(步驟120)：在此，建構及分析此晶片的整體平面圖，以供時序及頂層佈線之用。在此步驟，可使用來自新思公司的範例EDA軟體產品，包括Astro及IC Compiler的產品。
實際實施(步驟122)：在此步驟，佈局(電路元件的定位)及佈線(電路元件的連接)出現。在此步驟，可使用來自新思公司的範例EDA軟體產品，包括Astro及IC Compiler的產品。
分析及擷取(步驟124)：在此步驟，此電路功能係以電晶體層級來予以驗證，此依序允許假設精細。在此步驟，可使用來自新思公司的範例EDA軟體產品，包括AstroRail、PrimeRail、PrimeTime、及Star RC的產品。
實際驗證(步驟126)：在此步驟，實施各種檢查功能，以確保製造、電氣問題、微影問題、及電路的正確性。在此步驟，可使用來自新思公司的範例EDA軟體產品，包括IC Validator的產品。
解析度增強(步驟128)：此步驟涉及此佈局的幾何操作，以改善此設計的可製造性。在此步驟，可使用來自新思公司的範例EDA軟體產品，包括Proteus、ProteusAF、及PSMGen的產品。
掩罩資料製備(步驟130)：此步驟提供微影使用的掩罩之製造的「投片試產」資料，以製造成品晶片。在此步驟，可使用來自新思公司的範例EDA軟體產品，包括CATS(R)家族的產品。
圖17為可被使用來實施併入此發明技術的態樣之軟體的電腦系統之簡化的方塊圖。
電腦系統210典型上包括處理器子系統214，其經由匯流排子系統212而與一些週邊裝置相通訊。這些週邊裝置可包括儲存子系統224(其包含記憶體子系統226及檔案儲存子系統228)、使用者介面輸入裝置222、使用者介面輸出裝置220、及網路介面子系統216。這些輸入及輸出裝置允許使用者與電腦系統210互動。網路介面子系統216提供外部網路的介面(包括通訊網路218的介面)，且經由通訊網路218而被耦接至其他電腦系統中之對應的介面裝置。通訊網路218可包含許多互連的電腦系統及通訊鏈結。這些通訊鏈結可為有線鏈結、光學鏈結、無線鏈結、或用於資訊的通訊之任何其他的機構。雖然在一個實施例中，通訊網路218為網際網路，但是在其他實施例中，通訊網路218可為任何適當的電腦網路。
網路介面之實際的硬體組件有時被稱為網路介面卡(NICs)，然而其不需為以卡的形式：例如，其可以直接安裝至主機板上的積體電路(ICs)及連接器之形式，或以具有此電腦系統的其他組件之單一積體電路晶片上所製造的巨型單元(macroccll)之形式。
使用者介面輸入裝置222可包括鍵盤、指向裝置(諸如，滑鼠、軌跡球、觸控板、或圖形平板)、掃描器、併入至顯示器中的觸控螢幕、音訊輸入裝置(諸如，語音辨識系統、麥克風)、及其他型式的輸入裝置。一般而言，術語「輸入裝置」的使用係意謂包括將資訊輸入至電腦系統210中或通訊網路218上的裝置及方式之所有可能型式。
使用者介面輸出裝置220可包括顯示子系統、印表機、傳真機、或非可視的顯示器(諸如，音訊輸出裝置)。此顯示子系統可包括陰極射線管(CRT)、平板裝置(諸如，液晶顯示器(LCD))、投影裝置、或用以產生可視影像的某些其他機構。此使用者介面輸出裝置還可諸如經由音訊輸出裝置而提供非可視的顯示。一般而言，術語「輸出裝置」的使用係意謂包括將來自電腦系統210的資訊輸出至使用者，或至另一個機器或電腦系統之裝置及方式的所有可能型式。
儲存子系統224儲存基本程式及資料結構，其提供本發明的某些態樣之功能。例如，實施電路模擬器的功能及前圖中的電腦實施步驟之各種模組可被儲存於儲存子系統224中。這些軟體模組一般被處理器子系統214執行。儲存子系統224中所儲存的資料結構還可包括任何技術檔案、巨型單元函式庫、佈局檔案、及在此所提及的其他資料庫。要注意的是，在相同實施例中，這些的其中一者或多者可被儲存於他處，但是電腦系統210可例如經由通訊 網路218而進行存取。
記憶體子系統226典型上包括一些記憶體，其包括用於程式執行期間的指令及資料之儲存的主隨機存取記憶體(RAM)230，及儲存固定指令的唯讀記憶體(ROM)232。檔案儲存子系統228提供程式及資料檔案的持續儲存，且可包括硬碟機、伴隨相關聯的可移除式媒體之軟碟機、唯讀記憶光碟(CD ROM)機、光碟機、或可移除式媒體匣。實施本發明的某些實施例之功能的資料庫及模組可已被設置於電腦可讀取媒體(諸如，一個或多個唯讀記憶光碟(CD-ROMs))上(或可經由通訊網路218而已被傳遞至電腦系統210)，且可被檔案儲存子系統228儲存。除此之外，主機記憶體226含有電腦指令，當這些電腦指令被處理器子系統214執行時，這些電腦指令致使此電腦系統操作或實施如在此所述的功能。如同在此所使用的，假定執行中或在「主機」或「電腦」上的程序及軟體回應於主機記憶體子系統226(包括此類指令及資料之任何其他的本地或遠端之儲存器)中的電腦指令及資料而在處理器子系統214上執行。
匯流排子系統212提供用以讓電腦系統210的各種組件及子系統如預期地彼此相通訊之機制。雖然匯流排子系統212概略地被顯示為單一匯流排，但是此匯流排子系統的替代實施例可使用多個匯流排。
電腦系統210本身可為變化的型式，包括個人電腦、可攜式電腦、工作站、電腦終端、網路電腦、電視、大型 電腦、或任何其他的資料處理系統或使用者裝置。由於電腦及網路之始終改變的特性，所以為了說明本發明的較佳實施例之目的，所繪示的電腦系統210之說明僅被意謂為特定範例。具有比所繪示的此電腦系統更多或更少之組件的電腦系統210之許多其他的組態是可行的。
圖17A為儲存實施併入此發明技術的態樣之軟體的電腦可執行指令之非暫時性的電腦可讀取媒體之簡化的方塊圖。範例軟體包括在此討論的EDA軟體(諸如，用以使積體電路的井浮接，或將電壓施加至積體電路的井之EDA程式)，及/或在此討論的其他技術。
各種討論的實施例包括具有雙井(twin-tub)技術的n-井及p-井。其他實施例包括n型基板和p-井，及具有n-井的p型基板。其他實施例包括三重井或四重井製程技術，其包含套疊在深n-井結構內之多個隔離的p-井區域，及/或套疊在深p-井結構內之多個隔離的n-井區域。
雖然本技術係藉由參考以上詳細的較佳實施例及範例來予以揭示，但是要瞭解的是，這些範例係以例示而非以限制的意義來予以意謂。要思量的是，對於熟習此項技術者而言，修改及結合將立即發生，這些修改及結合將在本發明的精神，及下面的申請專利範圍之範圍內。

Claims (38)

  1. 一種適以處理電路設計之電腦實施表示法的資料處理系統，該資料處理系統包含：資料處理器和耦接至該資料處理器之記憶體，該記憶體儲存可由該資料處理器執行之EDA程式，該EDA程式實施一積體電路，該積體電路包含：基板；該基板之上部位中的n-井；該n-井中的裝置；該基板之上部位中的p-井；該p-井中的裝置；以及偏壓電路，提供該n-井中的該裝置及該p-井中的該裝置所需之所有的偏壓電壓，以供操作之用，其中，在該n-井中的該裝置及該p-井中的該裝置之操作期間：(i)該偏壓電路將偏壓電壓配置施加至該n-井中的該裝置及該p-井中的該裝置，(ii)該偏壓電路不會將井偏壓電壓施加至該n-井，及(iii)該偏壓電路不會將井偏壓電壓施加至該p-井。
  2. 如申請專利範圍第1項之資料處理系統，其中，該偏壓電路不會將井偏壓電壓施加至該n-井，而使得在該n-井中的該裝置之操作期間，該n-井浮接，且該偏壓電路不會將井偏壓電壓施加至該p-井，而使得在該p-井中的該裝置之操作期間，該p-井浮接。
  3. 如申請專利範圍第1項之資料處理系統，其中， 該偏壓電路不會將井偏壓電壓施加至該n-井，而使得在該n-井中的該裝置之操作期間，該n-井浮接，且該偏壓電路不會將井偏壓電壓施加至該p-井，而使得在該p-井中的該裝置之操作期間，該p-井浮接，以及該積體電路包括不會接收該偏壓電路所施加的偏壓電壓之電氣連接，該電氣連接被該n-井及該p-井共用，而使得該n-井及該p-井浮接在一起。
  4. 如申請專利範圍第1項之資料處理系統，其中，該偏壓電路不會將井偏壓電壓施加至該n-井，而使得在該n-井中的該裝置之操作期間，該n-井浮接，且該偏壓電路不會將井偏壓電壓施加至該p-井，而使得在該p-井中的該裝置之操作期間，該p-井浮接，以及電氣連接不會被該n-井及該p-井共用，而使得該n-井及該p-井分開地浮接。
  5. 如申請專利範圍第1項之資料處理系統，其中，該積體電路包括被該n-井及該p-井共用的電氣互連，且該偏壓電路不會將井偏壓電壓施加至該電氣互連。
  6. 如申請專利範圍第1項之資料處理系統，其中，該n-井具有n-井接點，該p-井具有p-井接點，及該電路包括電氣連接至該n-井接點及該p-井接點的電氣互連，而使得該電氣互連被該n-井及該p-井共用，且該偏壓電路不會將井偏壓電壓施加至該電氣互連。
  7. 如申請專利範圍第1項之資料處理系統，其中，該n-井中的該裝置及該p-井中的該裝置具有接收來自該 偏壓電路的該偏壓電壓配置之裝置接點，且該n-井及該p-井沒有井接點。
  8. 如申請專利範圍第1項之資料處理系統，其中，該積體電路包括(i)該偏壓電路與(ii)該n-井中的該裝置及該p-井中的該裝置之間的電氣互連，以及該積體電路不包括(i)該偏壓電路與(ii)該n-井及該p-井之間的電氣互連。
  9. 如申請專利範圍第1項之資料處理系統，其中，該n-井中的該裝置為p型電晶體。
  10. 如申請專利範圍第1項之資料處理系統，其中，該p-井中的該裝置為n型電晶體。
  11. 一種適以處理電路設計之電腦實施表示法的資料處理系統，該資料處理系統包含：資料處理器和耦接至該資料處理器之記憶體，該記憶體儲存可由該資料處理器執行之EDA程式，該EDA程式實施一積體電路，該積體電路包含：基板；該基板中的p-井；該p-井中的n型電晶體，包括該p-井中的n型源極及n型汲極；偏壓電路與該p-井、該n型源極、及該n型汲極的各者之間的電氣互連；以及該偏壓電路，其中，在該n型電晶體的操作期間，該偏壓電路將偏壓電壓配置施加至該等電氣互連，該 偏壓電壓配置包括：施加至該n型源極的源極電壓；施加至該n型汲極的汲極電壓；及施加至該p-井的井電壓，該井電壓為介於該源極電壓與該汲極電壓之間的中間電壓。
  12. 如申請專利範圍第11項之資料處理系統，其中，該偏壓電壓配置包括施加至該p-井相對於該n型源極及該n型汲極的至少其中一者之順向偏壓。
  13. 一種適以處理電路設計之電腦實施表示法的資料處理系統，該資料處理系統包含：資料處理器和耦接至該資料處理器之記憶體，該記憶體儲存可由該資料處理器執行之EDA程式，該EDA程式實施一積體電路，該積體電路包含：基板；該基板中的n-井；該n-井中的p型電晶體，包括該n-井中的p型源極及p型汲極；偏壓電路與該n-井、該p型源極、及該p型汲極的各者之間的電氣互連；以及該偏壓電路，其中，在該p型電晶體的操作期間，該偏壓電路將偏壓電壓配置施加至該等電氣互連，該偏壓電壓配置包括：施加至該p型源極的源極電壓；施加至該p型汲極的汲極電壓；及 施加至該n-井的井電壓，該井電壓為介於該源極電壓與該汲極電壓之間的中間電壓。
  14. 如申請專利範圍第13項之資料處理系統，其中，該偏壓電壓配置包括施加至該n-井相對於該p型源極及該p型汲極的至少其中一者之順向偏壓。
  15. 一種適以處理電路設計之電腦實施表示法的資料處理系統，該資料處理系統包含：資料處理器和耦接至該資料處理器之記憶體，該記憶體儲存可由該資料處理器執行之EDA程式，該EDA程式實施一積體電路，該積體電路包含：基板；該基板中的n-井；該n-井中的p型電晶體，包括該n-井中的p型源極及p型汲極；該基板中的p-井；該p-井中的n型電晶體，包括該p-井中的n型源極及n型汲極；偏壓電路與該n-井、該p型源極、該p型汲極、該p-井、該n型源極、及該n型汲極的各者之間的電氣互連；以及該偏壓電路，其中，在該p型電晶體及該n型電晶體的操作期間，該偏壓電路將偏壓電壓配置施加至該等電氣互連，該偏壓電壓配置包括：施加至該n型源極的第一源極電壓； 施加至該n型汲極的第一汲極電壓；施加至該p-井的第一井電壓，該第一井電壓為介於該第一源極電壓與該第一汲極電壓之間的中間電壓；施加至該p型源極的第二源極電壓；施加至該p型汲極的第二汲極電壓；及施加至該n-井的第二井電壓，該第二井電壓為介於該第二源極電壓與該第二汲極電壓之間的中間電壓。
  16. 如申請專利範圍第15項之資料處理系統，其中，該偏壓電壓配置包括施加至該p-井相對於該n型源極及該n型汲極的至少其中一者之順向偏壓。
  17. 如申請專利範圍第15項之資料處理系統，其中，該偏壓電壓配置包括施加至該n-井相對於該p型源極及該p型汲極的至少其中一者之順向偏壓。
  18. 如申請專利範圍第15項之資料處理系統，其中，施加至該p-井的第一井電壓與施加至該n-井的第二井電壓為相等。
  19. 如申請專利範圍第15項之資料處理系統，其中，施加至該p-井的第一井電壓與施加至該n-井的第二井電壓為不同。
  20. 一種電腦可讀取媒體，包含：可由資料處理器讀取之檔案儲存器，該檔案儲存器儲存可由該資料處理器執行之EDA程式，該EDA程式實施一積體電路，該積體電路包含：基板； 該基板之上部位中的n-井；該n-井中的裝置；該基板之上部位中的p-井；該p-井中的裝置；以及偏壓電路，提供該n-井中的該裝置及該p-井中的該裝置所需之所有的偏壓電壓，以供操作之用，其中，在該n-井中的該裝置及該p-井中的該裝置之操作期間：(i)該偏壓電路將偏壓電壓配置施加至該n-井中的該裝置及該p-井中的該裝置，(ii)該偏壓電路不會將井偏壓電壓施加至該n-井，及(iii)該偏壓電路不會將井偏壓電壓施加至該p-井。
  21. 如申請專利範圍第20項之電腦可讀取媒體，其中，該偏壓電路不會將井偏壓電壓施加至該n-井，而使得在該n-井中的該裝置之操作期間，該n-井浮接，且該偏壓電路不會將井偏壓電壓施加至該p-井，而使得在該p-井中的該裝置之操作期間，該p-井浮接。
  22. 如申請專利範圍第20項之電腦可讀取媒體，其中，該偏壓電路不會將井偏壓電壓施加至該n-井，而使得在該n-井中的該裝置之操作期間，該n-井浮接，且該偏壓電路不會將井偏壓電壓施加至該p-井，而使得在該p-井中的該裝置之操作期間，該p-井浮接，以及該積體電路包括不會接收該偏壓電路所施加的偏壓電壓之電氣連接，該電氣連接被該n-井及該p-井共用，而使得該n-井及該p-井浮接在一起。
  23. 如申請專利範圍第20項之電腦可讀取媒體，其中，該偏壓電路不會將井偏壓電壓施加至該n-井，而使得在該n-井中的該裝置之操作期間，該n-井浮接，且該偏壓電路不會將井偏壓電壓施加至該p-井，而使得在該p-井中的該裝置之操作期間，該p-井浮接，以及電氣連接不會被該n-井及該p-井共用，而使得該n-井及該p-井分開地浮接。
  24. 如申請專利範圍第20項之電腦可讀取媒體，其中，該積體電路包括被該n-井及該p-井共用的電氣互連，且該偏壓電路不會將井偏壓電壓施加至該電氣互連。
  25. 如申請專利範圍第20項之電腦可讀取媒體，其中，該n-井具有n-井接點，該p-井具有p-井接點，及該電路包括電氣連接至該n-井接點及該p-井接點的電氣互連，而使得該電氣互連被該n-井及該p-井共用，且該偏壓電路不會將井偏壓電壓施加至該電氣互連。
  26. 如申請專利範圍第20項之電腦可讀取媒體，其中，該n-井中的該裝置及該p-井中的該裝置具有接收來自該偏壓電路的該偏壓電壓配置之裝置接點，且該n-井及該p-井沒有井接點。
  27. 如申請專利範圍第20項之電腦可讀取媒體，其中，該積體電路包括(i)該偏壓電路與(ii)該n-井中的該裝置及該p-井中的該裝置之間的電氣互連，以及該積體電路不包括(i)該偏壓電路與(ii)該n-井及該p-井之間的電氣互連。
  28. 如申請專利範圍第20項之電腦可讀取媒體，其中，該n-井中的該裝置為p型電晶體。
  29. 如申請專利範圍第20項之電腦可讀取媒體，其中，該p-井中的該裝置為n型電晶體。
  30. 一種電腦可讀取媒體，包含：可由資料處理器讀取之檔案儲存器，該檔案儲存器儲存可由該資料處理器執行之EDA程式，該EDA程式實施一積體電路，該積體電路包含：基板；該基板中的p-井；該p-井中的n型電晶體，包括該p-井中的n型源極及n型汲極；偏壓電路與該p-井、該n型源極、及該n型汲極的各者之間的電氣互連；以及該偏壓電路，其中，在該n型電晶體的操作期間，該偏壓電路將偏壓電壓配置施加至該等電氣互連，該偏壓電壓配置包括：施加至該n型源極的源極電壓；施加至該n型汲極的汲極電壓；及施加至該p-井的井電壓，該井電壓為介於該源極電壓與該汲極電壓之間的中間電壓。
  31. 如申請專利範圍第30項之電腦可讀取媒體，其中，該偏壓電壓配置包括施加至該p-井相對於該n型源極及該n型汲極的至少其中一者之順向偏壓。
  32. 一種電腦可讀取媒體，包含：可由資料處理器讀取之檔案儲存器，該檔案儲存器儲存可由該資料處理器執行之EDA程式，該EDA程式實施一積體電路，該積體電路包含：基板；該基板中的n-井；該n-井中的p型電晶體，包括該n-井中的p型源極及p型汲極；偏壓電路與該n-井、該p型源極、及該p型汲極的各者之間的電氣互連；以及該偏壓電路，其中，在該p型電晶體的操作期間，該偏壓電路將偏壓電壓配置施加至該等電氣互連，該偏壓電壓配置包括：施加至該p型源極的源極電壓；施加至該p型汲極的汲極電壓；及施加至該n-井的井電壓，該井電壓為介於該源極電壓與該汲極電壓之間的中間電壓。
  33. 如申請專利範圍第32項之電腦可讀取媒體，其中，該偏壓電壓配置包括施加至該n-井相對於該p型源極及該p型汲極的至少其中一者之順向偏壓。
  34. 一種電腦可讀取媒體，包含：可由資料處理器讀取之檔案儲存器，該檔案儲存器儲存可由該資料處理器執行之EDA程式，該EDA程式實施一積體電路，該積體電路包含： 基板；該基板中的n-井；該n-井中的p型電晶體，包括該n-井中的p型源極及p型汲極；該基板中的p-井；該p-井中的n型電晶體，包括該p-井中的n型源極及n型汲極；偏壓電路與該n-井、該p型源極、該p型汲極、該p-井、該n型源極、及該n型汲極的各者之間的電氣互連；以及該偏壓電路，其中，在該p型電晶體及該n型電晶體的操作期間，該偏壓電路將偏壓電壓配置施加至該等電氣互連，該偏壓電壓配置包括：施加至該n型源極的第一源極電壓；施加至該n型汲極的第一汲極電壓；施加至該p-井的第一井電壓，該第一井電壓為介於該第一源極電壓與該第一汲極電壓之間的中間電壓；施加至該p型源極的第二源極電壓；施加至該p型汲極的第二汲極電壓；及施加至該n-井的第二井電壓，該第二井電壓為介於該第二源極電壓與該第二汲極電壓之間的中間電壓。
  35. 如申請專利範圍第34項之電腦可讀取媒體，其中，該偏壓電壓配置包括施加至該p-井相對於該n型源極及該n型汲極的至少其中一者之順向偏壓。
  36. 如申請專利範圍第34項之電腦可讀取媒體，其中，該偏壓電壓配置包括施加至該n-井相對於該p型源極及該p型汲極的至少其中一者之順向偏壓。
  37. 如申請專利範圍第34項之電腦可讀取媒體，其中，施加至該p-井的第一井電壓與施加至該n-井的第二井電壓為相等。
  38. 如申請專利範圍第34項之電腦可讀取媒體，其中，施加至該p-井的第一井電壓與施加至該n-井的第二井電壓為不同。
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