TWI569487B - 具解離緩衝層之電阻式記憶體構造及其製造方法 - Google Patents

Description

具解離緩衝層之電阻式記憶體構造及其製造方法

本發明係關於一種具至少一解離緩衝層〔dissociation buffer layer〕之電阻式記憶體〔resistive random access memory，resistive RAM〕構造及其製造方法；特別是關於一種具銅基〔copper-based〕解離緩衝層之電阻式記憶體構造及其製造方法。

一般而言，習用電阻式記憶體揭示於許多國內及國外專利資料，例如：中華民國專利公告第I402980號之〝具有緩衝層之電阻式記憶結構〔RESISTIVE MEMORY STRUCTURE WITH BUFFER LAYER〕〞發明專利，其揭示一種記憶體裝置包含一第一電極、一第二電極、一緩衝層及一記憶元件。該記憶元件及緩衝層介於該第一電極及第二電極之間，並將該記憶元件及緩衝層與該第一電極及第二電極進行電性耦接。該記憶元件包含一種以上之金屬氧化合物。該緩衝層至少包含一氧化物或一氮化物。

前述第I402980號之另一實施例之該記憶體裝置包含一第一電極、一第二電極、一緩衝層及一記憶元件。該記憶元件及緩衝層介於該第一電極及第二電極之間，並將該記憶元件及緩衝層與該第一電極及第二電極進行電性耦接。該緩衝層具有一小於50埃之厚度。然而，該記憶體裝置僅利用設置該緩衝層方式在電阻式記憶結構之電阻率 與維持時間、電阻率與寫入次數及電阻率與讀取干擾上增進該電阻式記憶結構之效能。

事實上，前述第I402980號之該緩衝層並非設計應用於將該記憶元件在乾燥環境下進行易解離金屬離子之操作，因此該緩衝層無法使該記憶元件在乾燥環境下進行操作時，產生易解離金屬離子，因而無法穩定其操作特性。如此，該緩衝層無法降低環境因素對該記憶元件之影響，因此亦不能解決該記憶元件在無水氣環境下無法穩定其操作特性的技術問題。

顯然，習用電阻式記憶體必然存在進一步提供如何降低環境因素對記憶元件之操作特性之影響，使記憶元件之操作特性能在不同環境中穩定操作的潛在需求。前述中華民國專利公告第I402980號之專利僅為本發明技術背景之參考及說明目前技術發展狀態而已，其並非用以限制本發明之範圍。

舉例而言，於Tohru Tsuruoka等人之2012年論文中發現電阻式記憶體在不同水氣壓力下有不同之轉態特性，Cu/SiO₂/Pt結構的元件隨著環境水氣的壓力改變其電性有顯著的變化，在低水氣的環境下Cu/SiO₂/Pt結構無電阻切換特性的表現。若施加高偏壓的狀態時，其元件發生無法轉態、且可能會硬性崩潰。由於SiO₂絕緣層對水氣的吸收能力薄弱，因此隨著水氣的減少電阻轉態特性亦會趨向不穩定，甚至發生無法轉態的現象。

另外，於Teng-Han Huang等人之2014年論文中揭示一種改善電阻式記憶體穩定性的方法。該改善電阻式記憶體穩定性的方法主要利用CF₄電漿對ZnO薄膜進行轟擊，由於氟〔F〕可除去ZnO的表面效應，且可抑制O₂ ^- _(ad)吸附於ZnO表面，進而改善電阻式記憶體在不同環境氣氛下的操作穩定性。然而，前述方法不但具有無法改善電 阻式記憶體在不同水氣壓力下有不同之轉態特性，且其尚具有採用複雜的處理製程〔例如：電漿處理〕及增加處理成本的缺點。

有鑑於此，本發明為了滿足上述需求，其提供一種具解離緩衝層之電阻式記憶體構造及其製造方法，其將至少一解離緩衝層形成於一電阻層上，並將一上導電層形成於該解離緩衝層上，如此該解離緩衝層形成於該電阻層及上導電層之間，使該解離緩衝層在無水氣環境或乾燥環境下易解離金屬離子，以便減少在缺乏水氣環境或乾燥環境下產生不同操作特性，以改善習用記憶元件之切換操作特性在不同環境中無法穩定操作之技術缺點。

本發明較佳實施例之主要目的係提供一種具解離緩衝層之電阻式記憶體構造及其製造方法，其將至少一解離緩衝層形成於一電阻層上，並將一上導電層形成於該解離緩衝層上，如此該解離緩衝層形成於該電阻層及上導電層之間，使該解離緩衝層在無水氣環境或乾燥環境下易解離金屬離子，以達成提升電阻式記憶體之操作穩定性之目的。

為了達成上述目的，本發明較佳實施例之電阻式記憶體構造包含：一基板；一絕緣層，其設置於該基板上；一下導電層，其設置於該絕緣層上；一電阻層，其設置於該下導電層上；至少一解離緩衝層，其設置於該電阻層上，且該解離緩衝層在無水氣環境或乾燥環境下易解離金屬離子；及一上導電層，其設置於該解離緩衝層上，以形 成一記憶元件，且該解離緩衝層形成於該電阻層及上導電層之間；其中由於該解離緩衝層在無水氣環境或乾燥環境下易解離金屬離子，因此該記憶元件之操作特性在無水氣環境中形成穩定。

為了達成上述目的，本發明另一較佳實施例之電阻式記憶體構造包含：一基板；一絕緣層，其設置於該基板上；一下導電層，其設置於該絕緣層上；一電阻層，其設置於該下導電層上；數個解離緩衝層，其設置於該電阻層上，且數個該解離緩衝層在無水氣環境或乾燥環境下易解離金屬離子；及一上導電層，其設置於數個該解離緩衝層上，以形成一記憶元件，且數個該解離緩衝層形成於該電阻層及上導電層之間；其中由於數個該解離緩衝層在無水氣環境下易解離金屬離子，因此該記憶元件之操作特性在無水氣環境或乾燥環境中形成穩定。

本發明較佳實施例之該解離緩衝層為一氧化物薄膜或一硫化物薄膜。

本發明較佳實施例之該解離緩衝層包含：銅氧化物、銀氧化物、鎳氧化物或其任意混合物；氧化銅、氧化亞銅、銅、硫化銅或其任意混合物；硫化銅、硫化銀、硫化鎳或其任意混合物。

本發明較佳實施例之該解離緩衝層之厚度為介於1至100奈米之間。

為了達成上述目的，本發明較佳實施例之具解 離緩衝層之電阻式記憶體製造方法包含：提供一基板：形成一絕緣層於該基板上；形成一下導電層於該絕緣層上；形成一電阻層於該下導電層上；形成一解離緩衝層於該電阻層上；及形成一上導電層於該解離緩衝層上，以形成一記憶元件，且該解離緩衝層形成於該電阻層及上導電層之間；其中由於該解離緩衝層在無水氣環境或乾燥環境下易解離金屬離子，因此該記憶元件之操作特性在無水氣環境或乾燥環境中形成穩定。

本發明較佳實施例之該解離緩衝層為一單一解離緩衝層或一複合解離緩衝層。

本發明較佳實施例之該解離緩衝層為一氧化物薄膜或一硫化物薄膜。

本發明較佳實施例之該解離緩衝層包含：銅氧化物、銀氧化物、鎳氧化物或其任意混合物；氧化銅、氧化亞銅、銅、硫化銅或其任意混合物；硫化銅、硫化銀、硫化鎳或其任意混合物。

本發明較佳實施例之該解離緩衝層之厚度為介於1至100奈米之間。

本發明較佳實施例之該解離緩衝層由熱蒸鍍法、濺鍍法、電子束蒸鍍法、化學氣相沉積法或其它成形方法形成。

110‧‧‧電阻式記憶體元件

112‧‧‧基板

114‧‧‧絕緣層

116‧‧‧下導電層

118‧‧‧電阻層

120‧‧‧上導電層

a‧‧‧解離緩衝層

212‧‧‧初始化動作

214‧‧‧抹除動作

216‧‧‧寫入動作

312‧‧‧步驟

314‧‧‧步驟

316‧‧‧步驟

318‧‧‧步驟

320‧‧‧步驟

324‧‧‧步驟

412‧‧‧未沉積銅氧化物薄膜的電阻式記憶體之寫入電壓

414‧‧‧未沉積銅氧化物薄膜的電阻式記憶體之抹除電壓

416‧‧‧已沉積銅氧化物薄膜的電阻式記憶體之寫入電壓

418‧‧‧已沉積銅氧化物薄膜的電阻式記憶體之抹除電壓

512‧‧‧未沉積銅氧化物薄膜的電阻式記憶體之低電阻狀態

514‧‧‧未沉積銅氧化物薄膜的電阻式記憶體之高電阻狀態

516‧‧‧已沉積銅氧化物薄膜的電阻式記憶體之低電阻狀態

518‧‧‧已沉積銅氧化物薄膜的電阻式記憶體之高電阻狀態

612‧‧‧未沉積銅氧化物薄膜的電阻式記憶體之寫入電壓

614‧‧‧未沉積銅氧化物薄膜的電阻式記憶體之抹除電壓

616‧‧‧已沉積銅氧化物薄膜的電阻式記憶體之寫入電壓

618‧‧‧已沉積銅氧化物薄膜的電阻式記憶體之抹除電壓

712‧‧‧未沉積銅氧化物薄膜的電阻式記憶體之低電阻狀態

714‧‧‧未沉積銅氧化物薄膜的電阻式記憶體之高電阻狀態

716‧‧‧已沉積銅氧化物薄膜的電阻式記憶體之低電阻狀態

718‧‧‧已沉積銅氧化物薄膜的電阻式記憶體之高電阻狀態

第1圖：本發明較佳實施例之電阻式記憶體構造之剖面示意圖。

第2圖：本發明較佳實施例之電阻式記憶體之電阻切換特性之電壓及電流關係之示意圖。

第3圖：本發明較佳實施例之電阻式記憶體製造方法之流程示意圖。

第4圖：本發明較佳實施例之電阻式記憶體在大氣環境下之操作電壓示意圖。

第5圖：本發明較佳實施例之電阻式記憶體在大氣環境下之電阻狀態示意圖。

第6圖：本發明較佳實施例之電阻式記憶體在氮氣環境下之操作電壓示意圖。

第7圖：本發明較佳實施例之電阻式記憶體在氮氣環境下之電阻狀態示意圖。

為了充分瞭解本發明，於下文將舉例較佳實施例並配合所附圖式作詳細說明，且其並非用以限定本發明。

一般而言，記憶體元件通常可分為兩大類，即揮發性記憶體與非揮發性記憶體〔non-volatile memory〕兩種。目前在各種非揮發性記憶體中，又以可快速寫入與抹除之快閃記憶體〔flash RAM〕格外受到重視。然而，隨著元件不斷的縮小，快閃記憶體也逐漸面臨到過大的寫入電壓、過長的寫入時間與閘極過薄導致記憶時間縮短的困境。因此，新開發的非揮發性記憶體逐漸取代快閃記憶體，其中電阻式記憶體元件具有寫入抹除時間短、操作電壓及電流低、記憶時間長、多狀態記憶、結構簡單、簡化的寫入與讀出方式及所需面積小等優點。

除了前述諸優點之外，電阻式記憶體與互補金屬氧化物半導體〔CMOS，Complementary Metal-Oxide Semiconductor〕之間具有整合容易且不受限制的優點。故現今非揮發性記憶體研究發展主流以電阻式記憶體為最具 前瞻性記憶元件。

有鑑於此，本發明較佳實施例之具解離緩衝層之電阻式記憶體構造及其製造方法主要用以改善習用電阻式記憶體元件的電性隨著環境水氣的壓力改變而發生顯著變化的技術問題，而具有不需採用複雜的處理製程〔例如：電漿處理〕及降低成本的優點，且達成提升電阻式記憶體之操作穩定性之目的。

一般而言，燈絲理論為電阻式記憶體之電阻切換機制的理論之一。燈絲理論機制主要利用寫入及抹除動作，反覆在電阻層內部的電流傳導路徑〔current conductive path〕或導電路徑之形成與斷裂，進而使電阻式記憶體元件形成低電阻狀態〔low resistance state，LRS〕及高電阻狀態〔high resistance state，HRS〕，以便做為數位訊號裡〝0〞與〝1〞訊號之判別。

承上，電阻式記憶體之切換特性採用絲狀傳導路徑〔電流傳導路徑〕的形成與斷裂，進而將元件在低電阻狀態及高電阻狀態之間操作切換。當絲狀傳導路徑形成時，元件為處於低電阻狀態，即為數位信號裡的〝1〞。反之，當絲狀傳導路徑斷裂時，元件轉變為高電阻狀態，即為數位信號裡的〝0〞。

第1圖揭示本發明較佳實施例之電阻式記憶體構造之剖面示意圖，其構造包含五個結構層，但其並非用以限定本發明之範圍。請參照第1圖所示，舉例而言，本發明較佳實施例之記憶體構造適用於形成一電阻式記憶體元件〔resistive RAM〕110或適用於其它一般記憶體元件，該電阻式記憶體元件110包含一基板〔substrate〕112、一絕緣層〔isolating layer〕114、一下導電層〔lower electrode layer〕116、一電阻層〔resistive layer〕118、至少一個或數個解離緩衝層〔dissociation buffer layer〕a及一 上導電層〔upper electrode layer〕120。該絕緣層114、下導電層116、電阻層118、解離緩衝層a及上導電層120由下而上依序設置於該基板112上。

舉例而言，本發明另一較佳實施例之該下導電層116之厚度為10至1000奈米。本發明另一較佳實施例之該下導電層116具有一特定晶體排列方向，且該晶體排列方向包含(100)、(200)或(110)。本發明另一較佳實施例之該電阻層118之厚度為20至500奈米。本發明另一較佳實施例之該解離緩衝層a之厚度為1至100奈米。

第2圖揭示本發明較佳實施例之電阻式記憶體之切換特性之電壓及電流關係之示意圖，其橫軸為電壓，而其縱軸為電流。請參照第1及2圖所示，該電阻式記憶體元件110之切換特性依序包含一初始化動作〔Forming〕212、一抹除動作〔RESET〕214及一寫入動作〔SET〕216，但其並非用以限定本發明之範圍。

請再參照第1及2圖所示，該電阻式記憶體元件110之初始電阻狀態〔initial resistance state，IRS〕為初始電阻值過高狀態，因此其近似絕緣狀態，故需要提供該初始化動作212，如此方能使該電阻式記憶體元件110開始執行電阻切換功能，即執行記憶功能。

請再參照第1及2圖所示，當該電阻式記憶體元件110製備完成後，對該電阻式記憶體元件110進行該初始化動作212。舉例而言，該初始化動作212的偏壓由0V開始正向增加，隨著當偏壓增加至V1時，電流急遽上升、電阻值瞬間下降或減少，並在該電阻式記憶體元件110之內部形成一絲狀傳導路徑，且該電阻式記憶體元件110之電阻轉變為低電阻狀態，即完成該初始化動作212，以便後續執行該抹除動作214。

接著，對該電阻式記憶體元件110進行該抹除 動作214，並適當施予一抹除電壓，該抹除電壓的偏壓由0V開始負向增加，以便施加一負向偏壓。隨著負向偏壓增加電流也逐漸增加，其電壓與電流形成正比關係。當該負向電壓增加至V2時，電流急遽下降、電阻瞬間增加，並在該電阻式記憶體元件110內部的該絲狀傳導路徑形成斷裂，且該電阻式記憶體元件110之電阻轉變為高電阻狀態，即完成該抹除動作214，以便後續執行該寫入動作216。

接著，對該電阻式記憶體元件110進行該寫入動作216，並適當施予一寫入電壓，該寫入電壓的偏壓由0V開始正向增加，以便施加一正偏壓。隨著偏壓增加至V3時，電阻值瞬間下降或減少、電流急遽上升，並在該電阻式記憶體元件110之內部再次形成該絲狀傳導路徑，且該電阻式記憶體元件110之電阻再次轉變為低電阻狀態，即完成該寫入動作216。如此，該電阻式記憶體元件110已完成電阻式記憶體的操作機制，即已完成執行記憶功能。將該抹除動作214及寫入動作216不斷依序重覆執行，即可操作該電阻式記憶體元件110。

請再參照第1及2圖所示，為避免該電阻式記憶體元件110在形成該絲狀傳導路徑後，其流經該電阻式記憶體元件110的電流持續上升，甚至在高電流狀態下可造成該電阻式記憶體元件110永久性的破壞。為避免流經該電阻式記憶體元件110的電流持續上升，故在對該電阻式記憶體元件110施予該初始化動作212及寫入動作216時，適當設定一限制電流I1及I3，如第2圖所示，以保護該電阻式記憶體元件110。另外，在該抹除動作214中，該絲狀傳導路徑會隨著反向偏壓增大而斷裂，故不需要設定限制電流，如第2圖所示，其中該抹除電流為I2。

第3圖揭示本發明較佳實施例之電阻式記憶體製造方法之流程示意圖，其包含六個步驟方塊。請參照第 1、2及3圖所示，在步驟312中提供製備完成含該絕緣層114及下導電層116之基板112，在步驟314中沉積該電阻層118，在步驟324中沉積該解離緩衝層a〔例如：沉積奈米等級銅氧化物薄膜〕，在步驟316中沉積該上導電層120，在步驟318中在該電阻層118的內部形成該絲狀傳導路徑，在步驟320中執行記憶功能。

請再參照第1圖所示，該解離緩衝層a形成於該電阻層118及上導電層120之間。該解離緩衝層由熱蒸鍍法、濺鍍法、電子束蒸鍍法、化學氣相沉積法或其它成形方法形成。由於該解離緩衝層a在無水氣環境或乾燥環境下易解離金屬離子，因此該電阻式記憶體元件110之操作特性在無水氣環境或乾燥環境中形成穩定，以達成提升該電阻式記憶體元件110之操作穩定性。

請再參照第1圖所示，該解離緩衝層a為一單一解離緩衝層或一複合解離緩衝層。該解離緩衝層a為一氧化物薄膜〔例如：銅氧化物薄膜〕、一硫化物薄膜或其它金屬氧化物薄膜。該解離緩衝層a包含：銅氧化物、銀氧化物、鎳氧化物或其任意混合物；氧化銅、氧化亞銅、銅、硫化銅或其任意混合物；硫化銅、硫化銀、硫化鎳或其任意混合物。

請再參照第1及3圖所示，舉例而言，本發明較佳實施例採用該電阻式記憶體元件110之製備過程如下：該基板112為P型晶圓，且該基板112先以RCA清洗去除晶圓上的原生氧化層、微粒與有機物，再使用水平爐管成長200nm或其它適當厚度的二氧化矽〔SiO₂〕，以形成該絕緣層114，以防止該基板112發生漏電，並降低寄生效應。

接著，以多層金屬濺鍍〔sputter〕系統、電子 束〔E-beam〕蒸鍍系統或其它適當技術手段沉積20nm或其它適當厚度的鈦〔Ti〕或氮化鈦〔TiN〕，以做為一黏著層〔adhesive layer〕，以便黏著該絕緣層114及下導電層116。

接著，以適當技術手段沉積100nm或其它適當厚度的鉑〔或白金，platinum〕，以做為該下導電層116〔即下導電極〕，即完成含該下導電層116之該基板112，如第3圖之步驟312所示。

接著，以射頻磁控濺鍍機〔RF-Magnetron Sputter〕或其它技術手段濺鍍20nm或其它適當厚度的二氧化矽，以做為該電阻層118，如第3圖之步驟314所示。

接著，在沉積該上導電層120前，以熱蒸鍍機或其它適當技術手段沉積適當厚度的銅氧化物〔Cu_xO〕薄膜，以做為該解離緩衝層a，如第3圖之步驟324所示。

接著，以熱蒸鍍機〔Thermal Evaporation〕或其它技術手段蒸鍍200nm或其它適當厚度的銅〔Cu〕，以做為該上導電層120〔即上導電極〕，並且利用金屬遮罩定該上導電層120之面積，如第3圖之步驟316所示。

本發明之電性量測採用HP 4155B半導體參數分析儀進行測試，並利用LabVIEW程式編輯軟體所開發之自動化量測程式進行各式電性分析，該上導電層120連接電源輸出端，而該下導電層116連接至接地端〔ground〕。

第4圖揭示本發明較佳實施例之電阻式記憶體在大氣環境下之操作電壓示意圖。請參照第4圖所示，其顯示在大氣環境下電阻式記憶體元件之操作電壓。412為未沉積銅氧化物薄膜的電阻式記憶體之寫入電壓；414為未沉積銅氧化物薄膜的電阻式記憶體之抹除電壓；416為已沉積銅氧化物薄膜的電阻式記憶體之寫入電壓；418為已沉積銅氧化物薄膜的電阻式記憶體之抹除電壓。

請再參照第1及4圖所示，其顯示在大氣環境下已沉積銅氧化物薄膜的電阻式記憶體之寫入電壓416及已沉積銅氧化物薄膜的電阻式記憶體之抹除電壓418相對於未沉積銅氧化物薄膜的電阻式記憶體之寫入電壓412及未沉積銅氧化物薄膜的電阻式記憶體之抹除電壓414皆具有下降的趨勢。由前述得知，本發明由於設置該解離緩衝層a之銅氧化物較容易解離出銅離子，因此明顯的降低該電阻式記憶體元件110的操作電壓，並改善該電阻式記憶體元件110在不同環境下的操作穩定性。

第5圖揭示本發明較佳實施例之電阻式記憶體在大氣環境下之電阻狀態示意圖。請參照第5圖所示，其顯示在大氣環境下電阻式記憶體元件之電阻狀態。512為未沉積銅氧化物薄膜的電阻式記憶體之低電阻狀態；514為未沉積銅氧化物薄膜的電阻式記憶體之高電阻狀態；516為已沉積銅氧化物薄膜的電阻式記憶體之低電阻狀態；518為已沉積銅氧化物薄膜的電阻式記憶體之高電阻狀態。

請再參照第1及5圖所示，其顯示在大氣環境下已沉積銅氧化物薄膜的電阻式記憶體之低電阻狀態516及已沉積銅氧化物薄膜的電阻式記憶體之高電阻狀態518相對於未沉積銅氧化物薄膜的電阻式記憶體之低電阻狀態512及未沉積銅氧化物薄膜的電阻式記憶體之高電阻狀態514皆變得更為穩定。由前述得知，本發明由於設置該解離緩衝層a之銅氧化物在不同環境下均能較容易解離出銅離子，改善在無水氣環境下該電阻式記憶體元件110不易進行電阻切換動作的問題，進而改善該電阻式記憶體元件110之操作穩定性。

第6圖揭示本發明較佳實施例之電阻式記憶體在氮氣環境下之操作電壓示意圖。請參照第6圖所示，其顯示在氮氣環境下電阻式記憶體元件之操作電壓。612為 未沉積銅氧化物薄膜的電阻式記憶體之寫入電壓；614為未沉積銅氧化物薄膜的電阻式記憶體之抹除電壓；616為已沉積銅氧化物薄膜的電阻式記憶體之寫入電壓；618為已沉積銅氧化物薄膜的電阻式記憶體之抹除電壓。

請再參照第1及6圖所示，其顯示在氮氣環境下已沉積銅氧化物薄膜的電阻式記憶體之寫入電壓616及已沉積銅氧化物薄膜的電阻式記憶體之抹除電壓618相對於未沉積銅氧化物薄膜的電阻式記憶體之寫入電壓612及未沉積銅氧化物薄膜的電阻式記憶體之抹除電壓614皆具有下降的趨勢。由前述得知，本發明由於設置該解離緩衝層a之銅氧化物較容易解離出銅離子，因此明顯的降低該電阻式記憶體元件110的操作電壓，並改善該電阻式記憶體元件110在不同環境下的操作穩定性。

第7圖揭示本發明較佳實施例之電阻式記憶體在氮氣環境下之電阻狀態示意圖。請參照第7圖所示，712為未沉積銅氧化物薄膜的電阻式記憶體之低電阻狀態；714為未沉積銅氧化物薄膜的電阻式記憶體之高電阻狀態；716為已沉積銅氧化物薄膜的電阻式記憶體之低電阻狀態；718為已沉積銅氧化物薄膜的電阻式記憶體之高電阻狀態。

請再參照第1及7圖所示，其顯示在氮氣環境下已沉積銅氧化物薄膜的電阻式記憶體之低電阻狀態716及已沉積銅氧化物薄膜的電阻式記憶體之高電阻狀態718相對於未沉積銅氧化物薄膜的電阻式記憶體之低電阻狀態712及未沉積銅氧化物薄膜的電阻式記憶體之高電阻狀態714皆變得更為穩定。由前述得知，本發明由於設置該解離緩衝層a之銅氧化物在不同環境下均能較容易解離出銅離子，改善在無水氣環境下該電阻式記憶體元件110不易進行電阻切換動作的問題，進而改善該電阻式記憶體元件110之操作穩定性。

上述實驗數據為在特定條件之下所獲得的初步實驗結果，其僅用以易於瞭解或參考本發明之技術內容而已，其尚需進行其他相關實驗。該實驗數據及其結果並非用以限制本發明之權利範圍。

前述較佳實施例僅舉例說明本發明及其技術特徵，該實施例之技術仍可適當進行各種實質等效修飾及/或替換方式予以實施；因此，本發明之權利範圍須視後附申請專利範圍所界定之範圍為準。本案著作權限制使用於中華民國專利申請用途。

110‧‧‧電阻式記憶體元件

112‧‧‧基板

114‧‧‧絕緣層

116‧‧‧下導電層

118‧‧‧電阻層

120‧‧‧上導電層

a‧‧‧解離緩衝層

Claims (10)

1. 一種電阻式記憶體構造，其包含：一基板；一絕緣層，其設置於該基板上；一下導電層，其設置於該絕緣層上；一電阻層，其設置於該下導電層上；至少一解離緩衝層，其設置於該電阻層上，而該解離緩衝層之厚度為介於1至100奈米之間，且該解離緩衝層在無水氣環境下易解離金屬離子；及一上導電層，其設置於該解離緩衝層上，以形成一記憶元件，且該解離緩衝層形成於該電阻層及上導電層之間；其中由於該解離緩衝層在無水氣環境下易解離金屬離子，因此該記憶元件之操作特性在無水氣環境中形成穩定。
2. 一種電阻式記憶體構造，其包含：一基板；一絕緣層，其設置於該基板上；一下導電層，其設置於該絕緣層上；一電阻層，其設置於該下導電層上；數個解離緩衝層，其設置於該電阻層上，且數個該解離緩衝層在無水氣環境下易解離金屬離子；及一上導電層，其設置於數個該解離緩衝層上，以形成一記憶元件，且數個該解離緩衝層形成於該電阻層及上導電層之間；其中由於數個該解離緩衝層在無水氣環境下易解離金屬離子，因此該記憶元件之操作特性在無水氣環境中形成穩定。
3. 依申請專利範圍第1或2項所述之電阻式記憶體構造，其中該解離緩衝層為一氧化物薄膜或一硫化物薄膜。
4. 依申請專利範圍第1或2項所述之電阻式記憶體構造，其中該解離緩衝層包含：銅氧化物、銀氧化物、鎳氧化物 或其任意混合物；氧化銅、氧化亞銅、銅、硫化銅或其任意混合物；硫化銅、硫化銀、硫化鎳或其任意混合物。
5. 依申請專利範圍第1或2項所述之電阻式記憶體構造，其中該電阻層之厚度為介於20至500奈米之間。
6. 一種電阻式記憶體製造方法，其包含：提供一基板；形成一絕緣層於該基板上；形成一下導電層於該絕緣層上；形成一電阻層於該下導電層上；形成一解離緩衝層於該電阻層上，而該解離緩衝層之厚度為介於1至100奈米之間；及形成一上導電層於該解離緩衝層上，以形成一記憶元件，且該解離緩衝層形成於該電阻層及上導電層之間；其中由於該解離緩衝層在無水氣環境下易解離金屬離子，因此該記憶元件之操作特性在無水氣環境中形成穩定。
7. 一種電阻式記憶體製造方法，其包含：提供一基板；形成一絕緣層於該基板上；形成一下導電層於該絕緣層上；形成一電阻層於該下導電層上；形成一複合解離緩衝層於該電阻層上，且該複合解離緩衝層包含數個解離緩衝層；及形成一上導電層於該複合解離緩衝層上，以形成一記憶元件，且該複合解離緩衝層形成於該電阻層及上導電層之間；其中由於該複合解離緩衝層在無水氣環境下易解離金屬離子，因此該記憶元件之操作特性在無水氣環境中形成穩定。
8. 依申請專利範圍第6或7項所述之電阻式記憶體製造方法，其中該解離緩衝層為一氧化物薄膜或一硫化物薄膜。
9. 依申請專利範圍第6或7項所述之電阻式記憶體製造方法，其中該解離緩衝層包含：銅氧化物、銀氧化物、鎳氧化物或其任意混合物；氧化銅、氧化亞銅、銅、硫化銅或其任意混合物；硫化銅、硫化銀、硫化鎳或其任意混合物。
10. 依申請專利範圍第6或7項所述之電阻式記憶體製造方法，其中該電阻層之厚度為介於20至500奈米之間。