TWI541642B - 在記憶體與主機系統之間交換錯誤校正碼元資料之技術 - Google Patents

在記憶體與主機系統之間交換錯誤校正碼元資料之技術 Download PDF

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TWI541642B
TWI541642B TW104127723A TW104127723A TWI541642B TW I541642 B TWI541642 B TW I541642B TW 104127723 A TW104127723 A TW 104127723A TW 104127723 A TW104127723 A TW 104127723A TW I541642 B TWI541642 B TW I541642B
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那達夫 邦尼
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Description

在記憶體與主機系統之間交換錯誤校正碼元資料之技術 發明領域
本發明之實施例大體上係關於記憶體裝置，且更特定而言係關於將內部錯誤校正位元作為元資料位元顯露之記憶體。
版權聲明/權限
此專利文獻之本發明之部分可含有受版權保護之材料。版權所有者不反對任何人複製專利商標局(Patent and Trademark Office)專利檔案或記錄中出現之該專利文獻或該專利揭示內容，但在其他任何情況下均保留所有版權。版權聲明適用於下文所描述之所有資料，且在其隨附圖式中，同樣適用於下文所描述之任何軟體：Copyright©2014，Intel公司，保留所有權利。
發明背景
計算裝置使用記憶體裝置以儲存供處理器執行其操作之資料及程式碼。隨著記憶體裝置大小減小且密度增加，其等在處理期間經歷更多錯誤，該等錯誤被稱作良 率問題。因此，記憶體裝置經歷漸增之位元失效，即使現代處理技術亦如此。為了減輕位元失效，現代記憶體提供內部錯誤校正機制，諸如ECC(錯誤校正碼)。記憶體裝置在內部產生ECC資料，且該等記憶體裝置在記憶體裝置內部使用該ECC資料。記憶體裝置內之內部錯誤校正可為對用於記憶體裝置與記憶體控制器之間的資料交換的任何系統範圍錯誤校正或錯誤減輕的添加。將理解，記憶體裝置內之ECC之應用需要用以計算ECC且應用ECC以校正資料位元的額外邏輯組件。亦將理解，記憶體裝置內部之ECC之應用需要在與記憶體裝置外部之記憶體控制器或其他組件交換資料時即時計算及應用ECC。此類即時需求可將延遲引入資料交換中。
依據本發明之一實施例，係特地提出一種用於介接記憶體裝置與記憶體控制器的方法，其包含下列步驟：判定一記憶體裝置是在一第一模式中還是在一第二模式中；以及在該第一模式中，僅於該記憶體裝置中內部地施用內部錯誤校正位元；以及在該第二模式中，將該等內部錯誤校正位元作為元資料位元而對一外部記憶體控制器顯露以供該外部記憶體控制器使用。
100、200、300、400、600‧‧‧系統
110‧‧‧主機
112、210、310、410、634、764‧‧‧記憶體控制器
120、220、320、430、632、762‧‧‧記憶體裝置
122‧‧‧記憶體陣列
124‧‧‧錯誤校正碼/ECC
126‧‧‧模式邏輯組件
212‧‧‧ECC讀取邏輯組件
214‧‧‧ECC寫入邏輯組件
222‧‧‧資料儲存器
224‧‧‧ECC儲存器
226‧‧‧ECC邏輯組件
312、412、680、766‧‧‧元資料邏輯組件
322‧‧‧內部錯誤校正位元
422、442‧‧‧CA介面
424、444‧‧‧DQ介面
426、446‧‧‧DM介面
432‧‧‧內部位元
450‧‧‧表
500‧‧‧過程
610‧‧‧匯流排
620、710‧‧‧處理器
630、760‧‧‧記憶體子系統
636‧‧‧作業系統/OS
638‧‧‧指令
640‧‧‧輸入/輸出(I/O)介面
650‧‧‧網路介面
660‧‧‧內部大量儲存裝置
662‧‧‧資料
670‧‧‧周邊介面
700‧‧‧裝置
720‧‧‧音訊子系統
730‧‧‧顯示子系統
732‧‧‧顯示介面
740‧‧‧I/O控制器
750‧‧‧電力管理
770‧‧‧連接性
772‧‧‧蜂巢式連接性
774‧‧‧無線連接性
780‧‧‧周邊連接
782‧‧‧「至」(周邊裝置)
784‧‧‧「自」(周邊裝置)
以下描述包括對圖式之論述，該等圖式藉助於本發明之實施例之實施實例給出說明。圖式應作為實例而非作為限制來理解。如本文中所使用，對一或多項「實施例」 之參考應理解為描述包括於本發明之至少一個實施中之特定特徵、結構及/或特性。因此，本文中出現的諸如「在一項實施例中」或「在一替代實施例中」之片語描述本發明之各種實施例及實施，且未必全部指代同一實施例。然而，該等片語亦未必相互排斥。
圖1為具有可顯露內部錯誤校正位元以供外部記憶體控制器使用之記憶體裝置的系統之實施例的方塊圖。
圖2為具有可顯露內部錯誤校正位元以供外部記憶體控制器使用之記憶體裝置的系統之實施例的方塊圖。
圖3為系統之實施例的方塊圖，在該系統中，記憶體控制器使來自多個記憶體裝置之內部錯誤校正位元成群。
圖4為系統及腳位表之實施例的方塊圖，其中記憶體控制器與記憶體裝置介接以進行元資料交換。
圖5為用於在記憶體控制器與記憶體裝置之間進行介接以交換元資料之過程的實施例之流程圖。
圖6為計算系統之實施例的方塊圖，在該系統中可實施經顯露作為元資料位元之內部位元。
圖7為行動裝置之實施例的方塊圖，在該行動裝置中可實施經顯露作為元資料位元之內部位元。
以下為對某些細節及實施之描述，其包括對可描繪下文所描述之實施例中之一些或全部之圖式的描述，且論述本文中提出之本發明概念之其他可能實施例或實施。
較佳實施例之詳細說明
如本文中所描述，記憶體裝置顯露內部錯誤校正位元以供外部記憶體控制器用作元資料位元。現代記憶體裝置設計(諸如DRAM(動態隨機存取記憶體)設計)使用內部錯誤校正以補償良率問題。在一項實施例中，記憶體裝置可顯露內部錯誤校正位元以允許記憶體控制器執行錯誤校正。在一項實施例中，記憶體裝置可顯露內部錯誤校正位元以允許記憶體控制器出於除資料信號之錯誤校正以外之目的將該等位元用作元資料。在記憶體控制器用內部錯誤校正位元執行錯誤校正之一項實施例中，記憶體裝置每次交易可讀取/寫入128個位元且交換8個位元以用於錯誤校正。因此，記憶體子系統可使用136/128個漢明碼(每128個資料位元有8個專用位元)提供單一錯誤校正(SEC)。在一項實施例中，記憶體子系統可提供額外元資料位元以用於錯誤校正，如此可提供執行SECDED(單一錯誤校正雙錯誤偵測；single error correction,dual error detection)所需之9個位元。
在一項實施例中，記憶體裝置經組態為雙模態。在第一模式中，記憶體裝置將內部錯誤校正位元應用於在該記憶體裝置處之內部錯誤校正。該模式將與記憶體裝置傳統地操作的方式一致。在第二模式中，記憶體裝置將內部錯誤校正位元顯露於記憶體控制器以允許該記憶體控制器使用該資料。因此，將理解，在第二模式中，記憶體控制器為由內部錯誤校正位元表示之元資料之消費者。記憶 體裝置與記憶體控制器可經由大量不同技術中之任一者交換元資料。在一項實施例中，記憶體裝置與記憶體控制器在資料交換時經由額外叢發交換元資料。此方法將減小系統頻寬且可能不是用於所有實施之最佳方法。在一項實施例中，記憶體裝置與記憶體控制器經由添加至記憶體封裝之額外插腳或連接器交換元資料。將理解，此方法增加封裝及其他製造成本，以及增加對系統主機板之路由需求。在一項實施例中，記憶體裝置及記憶體控制器在改變用途之現存插腳或連接器上交換元資料。舉例而言，系統可在信號線上發送資料，該等信號線在讀取或寫入操作期間並未使用。作為另一實例，系統可經組態以消除有利於使用元資料之特定功能，且因此改變可在讀取或寫入操作期間使用之插腳的用途。
在一項實施例中，記憶體子系統用來自記憶體裝置之內部位元在記憶體控制器處執行錯誤校正。此實施經由記憶體裝置內部之錯誤校正位元之傳統使用提供某些優勢。舉例而言，在記憶體控制器處之錯誤校正可消除對記憶體裝置內具有ECC邏輯組件或對DRAM自身之需求。此實施亦允許記憶體控制器而非記憶體裝置執行錯誤校正計算。記憶體控制器可在排隊等候用於寫入之資料之前以較慢速度執行錯誤校正位元計算，此可降低記憶體裝置對寫入之時序需求。同樣地，對於讀取，記憶體裝置可簡單地存取及發送錯誤校正位元，記憶體控制器可計算該等錯誤校正位元且使用比通常在記憶體裝置上找到之電晶體更快 的電晶體對資料執行錯誤校正，否則將需要在發送資料前執行該等操作。
在本文中參考具有不同介面之記憶體裝置。將理解，介面類型涉及可由記憶體裝置驅動之資料信號線之數目。x16記憶體裝置指代具有16位元寬之資料I/O(輸入/輸出)介面的裝置。類似地，記憶體裝置可具有x32介面或x64介面(分別指代具有32位元或64位元寬之資料I/O介面的裝置)。其他常見記憶體裝置組態包括x8及x4裝置。
對記憶體裝置之參考可適用於不同記憶體類型。記憶體裝置大體上涉及揮發性記憶體技術。揮發性記憶體為若裝置電力中斷則其狀態(且因此儲存於其上之資料)不確定的記憶體。即使電力中斷(經受歷時長時段的降級)，非揮發性記憶體或儲存器亦保持其狀態。動態揮發性記憶體需要再新儲存在裝置中之資料以維持狀態。動態揮發性記憶體之一項實例包括DRAM(動態隨機存取記憶體)，或諸如同步DRAM(SDRAM)之某一變體。如本文中所描述之記憶體子系統可與大量記憶體技術相容，該等技術諸如DDR3(雙資料速率版本3，初始版本來自JEDEC(聯合電子裝置工程委員會；Joint Electronic Device Engineering Council)於2007年6月27日，現在為第21版)、DDR4(DDR版本4，初始規格由JEDEC於2012年9月公佈)、LPDDR3(低功率DDR版本3，JESD209-3B，由JEDEC於2013年8月發佈)、LPDDR4(低功率雙資料速率(LPDDR)版本4，JESD209-4，最初由JEDEC於2014年8月公佈)、WIO2(寬I/O 2(WideIO2)， JESD229-2，最初由JEDEC於2014年8月公佈)、HBM DRAM(高頻寬記憶體，JESD235，最初由JEDEC於2013年10月公佈)及/或其他技術，以及基於此類規格之衍生物或擴展之技術。
圖1為具有可顯露內部錯誤校正位元以供外部記憶體控制器使用之記憶體裝置的系統之實施例的方塊圖。系統100包括在計算裝置中之記憶體子系統之元件。主機110表示執行作業系統(OS)及應用程式之主機計算平台。OS及應用程式執行導致記憶體存取之操作。主機110包括處理器或處理單元，其可為單核心或多核心處理器。系統100可實施為SOC，或藉由獨立組件得以實施。
記憶體控制器112表示回應於處理器對操作之執行產生記憶體存取命令的控制邏輯組件。在一項實施例中，系統100包括多個記憶體控制器。在一項實施例中，系統100每頻道包括一或多個記憶體控制器，其中頻道耦接以存取大量記憶體裝置。每一頻道為至記憶體之獨立存取路徑，因此，多個不同記憶體存取可在不同頻道上並行發生。在一項實施例中，記憶體控制器112為主機110之部分，諸如實施於同一晶粒或封裝空間上作為主機處理器的邏輯組件。
記憶體裝置120表示用於系統100之記憶體資源。記憶體裝置120各自包括多個記憶體陣列122。記憶體陣列122表示記憶體裝置120儲存資料位元之邏輯組件。記憶體裝置120各自包括模式邏輯組件126。模式邏輯組件126可指 代在儲存組態設定之記憶體裝置內的模式暫存器或其他機制。在一項實施例中，用於特定記憶體裝置之實施設定在模式邏輯組件126內。基於模式邏輯組件126中之設定，記憶體裝置120可經組態以在關於錯誤校正之兩種不同模式中之一者中操作。在第一模式中，記憶體裝置120基於本端儲存之錯誤校正位元在內部應用錯誤校正。在內部應用錯誤校正可使記憶體裝置120能夠解決按比例調整問題，諸如再新時序、VRT(變數保留時間)或其他按比例調整問題。在第二模式中，記憶體裝置120將錯誤校正位元顯露於記憶體控制器112。顯露錯誤校正位元可涉及允許記憶體控制器112寫入內部錯誤校正位元，且將內部錯誤校正位元發送至記憶體控制器112。
在一項實施例中，記憶體裝置120包括表示實施錯誤校正之邏輯組件與記憶體之ECC 124。因此，ECC 124表示記憶體裝置120產生及使用內部錯誤校正位元的能力。如本文中所描述，記憶體裝置120(諸如)經由平行於記憶體控制器112與記憶體裝置120之間共用之資料介面的介面將ECC 124顯露於記憶體控制器112。將理解，ECC 124可引入讀取及寫入潛時以供記憶體控制器112用於記憶體存取。當記憶體裝置120僅經由ECC 124在內部應用錯誤校正時，錯誤校正邏輯組件可藉由在運行中(on the fly)進行計算及校正，及/或藉由推測性地使用錯誤校正資料來引入讀取潛時。
在一項實施例中，ECC 124之錯誤校正邏輯組件 在記憶體控制器112計算及使用錯誤校正位元之模式期間可為閒置的。在一項實施例中，此模式為可用於記憶體裝置120之唯一模式，且記憶體裝置可經設計及製造為不具有否則將用以計算ECC及/或執行錯誤校正之內部錯誤校正邏輯組件的情況下。因此，在一項實施例中，ECC 124可僅表示用於內部錯誤校正位元之儲存器，及與記憶體控制器112交換此類位元所需之邏輯組件，但不具有以其他方式在內部使用位元之邏輯組件。
在一項實施例中，記憶體裝置120包括雙模態操作，該雙模態操作包括僅在內部使用ECC 124之第一模式，及將ECC 124顯露於記憶體控制器112之第二模式。在第一模式中，在寫入期間，記憶體裝置120可接收或累積資料(例如，128個位元)，經由ECC 124基於所接收之位元產生ECC編碼，且寫入資料及額外位元(例如8個位元)兩者。在第二模式中，在寫入期間，記憶體控制器112在內部產生元資料且將元資料連同資料一起發送至記憶體裝置120。若元資料為ECC資料，則控制器可離線計算ECC，隨後將資料標記為準備好排程。寫入資料並非為潛時敏感的，且因此此操作不引發效能損失。在第一模式中，在讀取期間，記憶體裝置120預先提取資料(例如，128個位元)，且產生用於經預先提取資料之ECC，比較所產生ECC與所儲存ECC，且用ECC 124校正單一錯誤，隨後將資料發送至記憶體控制器112。在第二模式中，在讀取期間，記憶體裝置120經由ECC 124存取ECC資料，且將該資料作為元資料發送至記憶體控 制器112。記憶體控制器112在內部使用該元資料。若元資料為ECC資料，則控制器在內部計算ECC，比較該ECC與所接收ECC，且相應地校正資料。若元資料為非錯誤校正資料，則記憶體控制器112將資料用於其他目的。
在一項實施例中，來自記憶體裝置120之ECC 124之內部錯誤校正位元可提供在讀取-修改-寫入(read-modify-write；RMW)或部分寫入操作中之使用。在一項實施例中，記憶體裝置120無需在內部執行RMW計算操作，而是RMW計算操作可在將資料傳送至記憶體裝置120之前在記憶體控制器112內發生。在第一模式中，記憶體裝置120將預先提取資料且將其與部分寫入資料合併。記憶體裝置120隨後將經由ECC 124計算ECC且將資料及該ECC寫入至記憶體陣列122。在第二模式中，記憶體控制器112可合併資料且計算資料之ECC。替代地，記憶體控制器112可使ECC失效且以「非有效」值寫入該ECC。
將理解，多個記憶體裝置120可連接至同一記憶體控制器112。系統100可包括連接至主機110之多個記憶體控制器112(未具體展示)。在一項實施例中，在記憶體控制器112與記憶體裝置120之間交換的元資料係用於ECC。在此實施中，記憶體控制器112可包括ECC邏輯組件，且每頻道操作邏輯組件一次以用於記憶體存取，而非在每一記憶體裝置120中具有ECC邏輯組件之多個個例。
圖2為具有顯露內部錯誤校正位元以供外部記憶體控制器用於錯誤校正的記憶體裝置的系統之實施例的方 塊圖。系統200可為圖1之系統100之一項實例。具體而言，系統200經組態以使記憶體控制器210執行錯誤校正操作而非使記憶體裝置220執行該等操作。記憶體控制器210表示控制對記憶體裝置220之記憶體存取的邏輯組件。在一項實施例中，記憶體控制器210包括ECC讀取邏輯組件212及ECC寫入邏輯組件214。
記憶體裝置220包括資料儲存器222，該資料儲存器表示記憶體裝置220中之儲存空間，記憶體裝置在該儲存空間處寫入自記憶體控制器210接收之資料且存取所儲存之資料以發送至記憶體控制器210。在一項實施例中，記憶體裝置210包括ECC儲存器224，該ECC儲存器表示記憶體裝置220儲存ECC或其他錯誤校正資料之儲存空間。ECC儲存器224可據稱表示記憶體裝置220儲存內部錯誤校正位元之位置。在一項實施例中，ECC儲存器224為資料儲存器222之部分，諸如位址之特別標示範圍。在ECC儲存器224為資料儲存器222之部分的一項實施例中，系統可增加頁面大小以儲存ECC資料。舉例而言，系統可將頁面大小自1024個位元組增加至1088個位元組。在一項實施例中，記憶體裝置220包括暫存器或用於ECC儲存器224之某一其他單獨的儲存位置。
在一項實施例中，記憶體裝置220包括ECC邏輯組件226。ECC邏輯組件226表示記憶體裝置用以計算錯誤校正之邏輯組件。ECC邏輯組件226可表示在記憶體裝置內用以控制自內部記憶體裝置220內至外部記憶體控制器210 處之錯誤校正之應用的邏輯組件。在一項實施例中，記憶體裝置220並不包括ECC邏輯組件226，至少就用以執行ECC計算或其他操作之邏輯組件而言如此。記憶體裝置220包括與記憶體控制器210之介面，其用以交換錯誤校正元資料，該介面可包括連接器及用以控制介面之邏輯組件。
對於讀取記憶體存取操作，ECC讀取邏輯組件212使得記憶體控制器210能夠自ECC儲存器224接收內部錯誤校正位元，及計算錯誤校正且校正自資料儲存器222擷取之資料中之錯誤。因此，記憶體控制器210可藉由儲存在記憶體裝置220處之錯誤校正資料(內部錯誤校正位元)來校正錯誤，而非使記憶體裝置執行錯誤校正。此操作可改良讀取潛時。
對於寫入記憶體存取操作，ECC寫入邏輯組件214使得記憶體控制器210能夠在記憶體控制器處計算錯誤校正資料，且將錯誤校正資料發送至用於儲存資料之記憶體裝置220。此操作可改良寫入潛時。將理解，「內部錯誤校正位元」可指代藉由記憶體控制器210計算之錯誤校正資料，因為該資料將儲存於具有傳統用於內部錯誤校正之錯誤校正機制的記憶體裝置220中。對於藉由ECC寫入邏輯組件214計算之錯誤校正元資料，記憶體裝置220將錯誤校正資料儲存於ECC儲存器224中，且擷取該錯誤校正資料以用於對關聯於寫入操作之同一記憶體位置之讀取存取。對於部分寫入或RMW，ECC寫入邏輯組件214使得記憶體控制器210能夠自資料儲存器222讀取資料、修改資料、計算錯 誤校正及用適當誤校正將資料寫回。
圖3為系統之實施例之方塊圖，在該系統中，記憶體控制器使來自多個記憶體裝置之內部錯誤校正位元成群。系統300可為根據圖1之系統100或圖2之系統200的系統之一項實例。系統300包括控制對記憶體裝置320之記憶體存取操作的記憶體控制器310。在一項實施例中，記憶體裝置320表示一組記憶體。將理解，一組記憶體指代一起並聯成群之多個裝置，該等裝置基於記憶體存取操作一起經選擇及存取。
每一記憶體裝置320包括內部錯誤校正位元322。每一記憶體裝置320可根據本文中所描述之任何實施例將內部位元322顯露於記憶體控制器310。在一項實施例中，系統300使多個記憶體裝置320之所有內部位元322一起成群。因此，系統300允許資料之更多位元作為元資料進行交換。在使用用於ECC之元資料的情況下，使用來自多個記憶體裝置320之內部位元322可提供更強錯誤校正。記憶體控制器310包括用以組合來自多個記憶體裝置320之內部位元322的元資料邏輯組件312。元資料邏輯組件312表示記憶體控制器310中之邏輯組件(硬體及/或軟體)，該邏輯組件使得記憶體控制器310能夠藉由記憶體裝置320將內部位元322作為元資料來發送及接收。在一項實施例中，元資料邏輯組件312組合來自多個記憶體裝置320之內部位元以增加可用之元資料之位元數目。
在記憶體裝置320執行內部錯誤校正之傳統實施 中，將理解，記憶體裝置320將需要預先提取資料且以高時脈速度執行錯誤校正操作。高時脈速度需要足以允許記憶體裝置及時執行操作以基於讀取將資料發送至記憶體控制器310或基於寫入儲存資料。在一項實施例中，當將內部位元322顯露於記憶體控制器310時，記憶體裝置320可以較慢時脈預先提取資料。另外，記憶體控制器310之元資料邏輯組件312可以較慢時脈對元資料進行操作。
假設在一項實例中，當讀取/寫入資料為64個位元時，記憶體裝置320執行對資料之128個位元之內部預先提取。藉由組合來自兩個記憶體裝置320(兩個不同快取行)之資料，記憶體控制器310可交換資料之128個位元之全頻寬。在一項實施例中，元資料邏輯組件312基於內部位元322計算ECC，且可一起計算用於兩個快取行之ECC。對於x8裝置而言，記憶體控制器310可將元資料之4個位元交換至兩個記憶體裝置320中之每一者。
在一項實施例中，元資料邏輯組件312在額外資料叢發中傳送待用於ECC之元資料。在此實施中，記憶體裝置320可在第一叢發上傳送讀取元資料，且元資料邏輯組件312可在最末叢發上傳送寫入元資料。藉由在第一叢發上發送讀取元資料及在最末叢發上發送寫入元資料，元資料邏輯組件312可在寫入期間放寬對ECC之計算，且在讀取期間執行早期偵測。
圖4為系統及腳位表之實施例的方塊圖，其中記憶體控制器與記憶體裝置介接以用於元資料交換。系統400 可為根據圖1之系統100、圖2之系統200及/或圖3之系統300的系統之一項實例。記憶體控制器410為根據本文中所描述之任何實施例的記憶體控制器。記憶體裝置430為根據本文中所描述之任何實施例的記憶體裝置。
記憶體裝置430包括內部位元432，該等內部位元表示儲存及管理在記憶體裝置430內之內部錯誤校正機制之使用的儲存器及/或邏輯組件。在一項實施例中，記憶體裝置430將內部位元432顯露於記憶體控制器410以使記憶體控制器能夠將內部位元用作元資料。記憶體控制器410包括表示使記憶體控制器410能夠與記憶體裝置430交換內部位元432之硬體及/或軟體的元資料邏輯組件412。
記憶體控制器410包括一或多個硬體I/O介面組件，在記憶體裝置430處具有對應I/O介面。舉例而言，記憶體控制器包括C/A(標記為CA)介面422，在記憶體裝置430處具有對應C/A介面442。介面元件422及442表示記憶體控制器410藉以將命令(包括記憶體存取命令)發送至記憶體裝置430之命令/位址匯流排。記憶體控制器410包括DQ介面424，在記憶體裝置430處具有對應DQ介面444。DQ介面424及444表示記憶體控制器及記憶體裝置藉以交換資料之資料匯流排。在一項實施例中，記憶體控制器410包括DM介面426，在記憶體裝置430處具有對應DM介面446。DM介面426及446表示直接記憶體介面。介面(422與442、424與444、及426與446)中之每一者可被視為單獨的I/O介面，或可被視為裝置之間的單一介面之部分。
在一項實施例中，記憶體控制器410及記憶體裝置430如下傳送資料。記憶體控制器410經由CA介面422及442將記憶體存取命令發送至記憶體裝置430。記憶體裝置430接收及解碼命令。對於寫入，記憶體控制器410亦經由DQ介面424、444發送待寫入之資料。在一項實施例中，記憶體控制器410亦在DM介面426、446上經由元資料邏輯組件412計算及發送元資料與寫入資料。記憶體裝置430接收寫入資料及寫入元資料，且將兩個資料集合、記憶體陣列中之DQ資料及寫入元資料儲存為內部位元432。在一項實施例中，內部位元432可與DQ資料一起儲存為主記憶體陣列之部分。在一項實施例中，內部位元432可實施為單獨的位元。對於讀取，記憶體裝置430接收及解碼命令及位址。記憶體裝置自記憶體陣列預先提取資料且經由DQ介面444、424發送資料。記憶體裝置430亦經由DM介面446、426存取內部位元432且作為讀取元資料發送該等位元。
將理解，其他插腳可用以傳送元資料。舉例而言，DQ介面424、444可包括用於傳送元資料之一或多個額外插腳及信號線。在另一實施例中，在記憶體控制器410與記憶體裝置430之間的介面中可存在一或多個其他插腳，該等插腳可用於記憶體裝置430顯露內部位元432及用於記憶體控制器410存取內部位元432。經選擇以傳送元資料之介面可為否則對於讀取或寫入操作而言係非作用中之插腳或信號線。插腳或信號線可替代地在讀取或寫入期間用於不同目的且經改變用途。
在一項實施例中，記憶體控制器410及記憶體裝置430可另外或替代地使用DBI介面(未圖示)以交換元資料。將理解，資料交換發生在皆為特定讀取/寫入交易或操作之部分的傳送週期之叢發期間。可同樣地以大量不同選項中之任一者在一叢發中發送元資料。表450說明用於記憶體裝置430之不同組態之傳送選項。將理解，表450為說明性而非限制性的。表450具體說明用於傳送資料之128個位元及元資料之8個位元的若干組態。舉例而言，具有x16介面寬度及BL8之叢發長度之組態、具有x32介面寬度及BL4之叢發長度之組態及具有x64介面寬度及BL2之叢發長度之組態。
在一項實施例中，對於x16組態，系統400可經由單一插腳或連接器DM[x]傳送元資料位元0至7。在此組態中，不使用其他插腳DM[y、z、w]。在x16組態中，系統400亦可經由總共八個DM插腳之任何二進位組合傳送元資料位元。舉例而言，系統400可經由DM[x]傳送元資料位元0至3且經由DM[y]傳送元資料位元4至7。在此實例中，將理解，插腳將不經由最末四個叢發傳送元資料，即使系統將經由彼等叢發傳送資料亦如此。作為另一實例，系統400可經由DM[x]傳送元資料位元0及1，經由DM[y]傳送元資料位元2及3，經由DM[z]傳送元資料位元4及5，且經由DM[w]傳送元資料位元6及7。對於八個DM插腳，將理解，該八個插腳中之每一者可用以在單一叢發期間發送單一位元。在此實例中，單一叢發可為第一或最末叢發中之任一者。
在x32組態中，系統400可根據類似選項傳送8個元資料位元。在一項實例中，系統400可經由DM[x]傳送元資料位元0至3且經由DM[y]傳送元資料位元4至7。在此實例中，將理解，插腳將不經由最末兩個叢發傳送元資料。作為另一實例，系統400可經由DM[x]傳送元資料位元0及1，經由DM[y]傳送元資料位元2及3，經由DM[z]傳送元資料位元4及5，且經由DM[w]傳送元資料位元6及7，其中每一插腳對於最末兩個叢發而言為閒置的。在x32組態中，系統400亦可藉由8個傳送信號線或插腳在單一叢發中傳送所有元資料位元。類似地，在x64組態中，系統400可經由DM[x]傳送元資料位元0及1，經由DM[y]傳送元資料位元2及3，經由DM[z]傳送元資料位元4及5，且經由DM[w]傳送元資料位元6及7。在x642組態中，系統400亦可藉由8個傳送信號線或插腳在單一叢發中傳送所有元資料位元。
圖5為用於在記憶體控制器與記憶體裝置之間進行介接以交換用於不同頻寬之匯流排之資料的過程之實施例的流程圖。過程500表示在過程中之操作，記憶體裝置藉由該等操作將內部錯誤校正位元顯露於記憶體控制器，及/或記憶體控制器藉由該等操作存取記憶體裝置之內部錯誤校正位元。在一項實施例中，記憶體裝置可為雙模態的，且系統判定記憶體裝置是在第一模式還是第二模式中(502)。在一項實施例中，記憶體裝置經設計或經組態具有始終顯露內部錯誤校正位元之單一模式。
若記憶體裝置在第一模式中，則在504處有第一 分支，記憶體裝置產生內部錯誤校正位元(506)，且在內部使用內部錯誤校正位元(508)。因此，記憶體裝置並未將內部錯誤校正位元顯露於外部記憶體控制器。若記憶體裝置在第二模式中，則在504處有第二分支，記憶體裝置顯露內部錯誤校正位元以供記憶體控制器使用(510)。
記憶體控制器產生且發送來自主機之關於操作之記憶體存取命令(512)。記憶體裝置接收及解碼記憶體存取命令(514)。若命令為讀取，則在516處有讀取分支，記憶體裝置讀取內部錯誤校正位元且提取由該命令指示之資料(518)。記憶體裝置將內部錯誤校正位元作為元資料與該資料一起發送至記憶體控制器(520)。如上文所論述，存在記憶體裝置可將元資料位元傳送至記憶體控制器之多種不同方式。相比記憶體裝置將使用用於內部錯誤校正之位元的時間約束，記憶體控制器在更低之時間約束下使用元資料(522)。
若命令為寫入，則在516處有寫入分支，記憶體控制器產生元資料位元且將元資料與資料一起發送至記憶體裝置(524)。同樣，存在記憶體控制器可將元資料傳送至記憶體裝置之多種不同方式。記憶體裝置寫入資料且儲存及/或解碼自記憶體控制器接收之元資料(526)。在讀取或寫入之任一情況下，元資料可用於在記憶體控制器而非記憶體裝置處之錯誤校正之目的，及/或可用於非錯誤校正目的。
參考記憶體控制器及記憶體裝置描述過程500。 如上文所論述，在一項實施例中，記憶體裝置可為耦接至記憶體控制器之多個記憶體裝置中之一者。多個記憶體裝置可並聯耦接至記憶體控制器，且記憶體控制器組合來自多個不同裝置之元資料。在組合情境中，記憶體控制器可將來自一個記憶體裝置之元資料看作經計算之元資料之總位元的一部分。舉例而言，記憶體控制器可產生元資料之八個以上位元作為錯誤校正或其他元資料，且儲存及自並聯耦接之多個記憶體裝置(諸如一組記憶體)擷取元資料。在此實施中，記憶體控制器在過程500中之操作將包括與更多裝置交換元資料。記憶體裝置在過程500中之操作可由多個記憶體裝置執行。
圖6為計算系統之實施例之方塊圖，在該計算系統中可實施介接至不同頻寬之資料匯流排的常見晶粒。系統600表示根據本文中所描述之任何實施例的計算裝置，且可為膝上型電腦、桌上型電腦、伺服器、遊戲或娛樂控制系統、掃描儀、影印機、印表機、路由或開關裝置，或其他電子裝置。系統600包括處理器620，該處理器為系統600提供處理、操作管理及指令執行。處理器620可包括任何類型之微處理器、中央處理單元(CPU)、處理核心或其他處理硬體以為系統600提供處理。處理器620控制系統600之整體操作，且可為或包括一或多個可程式化通用或專用微處理器、數位信號處理器(DSP)、可程式化控制器、特殊應用積體電路(ASIC)、可程式化邏輯組件裝置(PLD)或類似者，或此等裝置之組合。
記憶體子系統630表示系統600之主記憶體，且為待由處理器620執行之程式碼或待在執行常式時使用之資料值提供暫時性儲存。記憶體子系統630可包括一或多個記憶體裝置，諸如唯讀記憶體(ROM)、快閃記憶體、一或多個種類之隨機存取記憶體(RAM)，或其他記憶體裝置，或此等裝置之組合。記憶體子系統630儲存且代管(尤其)作業系統(OS)636，以為在系統600中執行指令提供軟體平台。另外，儲存及執行來自記憶體子系統630之其他指令638，以提供系統600之邏輯組件及處理。OS 636及指令638由處理器620執行。記憶體子系統630包括其儲存資料、指令、程式或其他項目之記憶體裝置632。在一項實施例中，記憶體子系統包括記憶體控制器634，其為用以產生及發佈命令至記憶體裝置632之記憶體控制器。將理解，記憶體控制器634可為處理器620之實體部分。
處理器620及記憶體子系統630耦接至匯流排/匯流排系統610。匯流排610為表示藉由適當橋接器、配接器及/或控制器連接之任何一或多個單獨實體匯流排、通信線/介面及/或點對點連接之抽象概念。因此，匯流排610可包括(例如)系統匯流排、周邊組件互連(PCI)匯流排、HyperTransport或工業標準架構(ISA)匯流排、小型電腦系統介面(SCSI)匯流排、通用串列匯流排(USB)或電機電子工程師學會(IEEE)標準1394匯流排(通常被稱為「Firewire」)中之一或多者。匯流排610之匯流排亦可對應於網路介面650中之介面。
系統600亦包括一或多個輸入/輸出(I/O)介面640、網路介面650、一或多個內部大量儲存裝置660及耦接至匯流排610之周邊介面670。I/O介面640可包括使用者藉以與系統600互動(例如，視訊、音訊，及/或文數字介接)之一或多個介面組件。在一項實施例中，I/O介面640可包括將輸出提供至使用者之高清晰度(HD)顯示器。高清晰度可指代具有約100PPI(像素每吋)或更大之像素密度之顯示器，且可包括諸如全HD(例如，1080p)、視網膜顯示器、4K(超高清晰度或UHD)或其他之格式。高清晰度亦可指代具有與像素顯示器相當之視覺品質之投影式顯示器(例如，頭盔式顯示器)。網路介面650為系統600提供經由一或多個網路與遠端裝置(例如，伺服器、其他計算裝置)通信之能力。網路介面650可包括乙太網路配接器、無線互連組件、USB(通用串列匯流排)，或其他基於有線或無線標準或專屬之介面。
儲存器660可為或包括用於以非揮發性方式儲存大量資料之任何習知媒體，諸如一或多個磁性、固態或基於光學之磁碟，或組合。儲存器660以永久性狀態保存程式碼或指令及資料662(亦即，即使系統600之電力中斷，亦駐存該值)。儲存器660一般可被視為「記憶體」，但記憶體630為將指令提供給處理器620之執行或操作記憶體。儘管儲存器660為非揮發性的，但記憶體630可包括揮發性記憶體(亦即，資料之值或狀態在系統600電力中斷之情況下不確定)。
周邊介面670可包括上文未具體提及之任何硬體 介面。周邊裝置一般指代依賴性地連接至系統600之裝置。依賴性連接為系統600提供執行操作且與使用者互動之軟體及/或硬體平台之連接。
在一項實施例中，系統600包括使得記憶體裝置632與記憶體控制器634能夠在讀取或寫入交易期間交換元資料的元資料邏輯組件680。記憶體裝置632將內部錯誤校正位元顯露於記憶體控制器634。在一項實施例中，記憶體控制器634產生且消耗儲存在記憶體裝置632中之元資料。內部錯誤校正位元可在減少之時序約束下由記憶體控制器用於在記憶體控制器處之錯誤校正。記憶體控制器亦可或替代地將元資料用於除錯誤校正之外之某操作。記憶體子系統630可包括多個記憶體裝置632，該等記憶體裝置可並聯耦接至記憶體控制器634以允許記憶體控制器存取更多元資料位元。
圖7為行動裝置之實施例的方塊圖，在該行動裝置中可實施介接至不同頻寬之資料匯流排之常見晶粒。裝置700表示諸如計算平板、行動電話或智慧型電話、具備無線功能之電子閱讀器、可穿戴計算裝置或其他行動裝置之行動計算裝置。將理解，在裝置700中大體展示該等組件中之某些，且並未展示此裝置之所有組件。
裝置700包括執行裝置700之主要處理操作的處理器710。處理器710可包括一或多個實體裝置，諸如微處理器、應用程式處理器、微控制器、可程式化邏輯組件裝置或其他處理構件。藉由處理器710執行之處理操作包括操 作平台或作業系統之執行，在該操作平台或作業系統上執行應用程式及/或裝置功能。處理操作包括關於與人類使用者或與其他裝置之I/O(輸入/輸出)的操作、關於電力管理的操作，及/或關於將裝置700連接至另一裝置的操作。處理操作亦可包括關於音訊I/O及/或顯示I/O的操作。
在一項實施例中，裝置700包括音訊子系統720，該音訊子系統表示與將音訊功能提供至計算裝置相關聯的硬體(例如，音訊硬體及音訊電路)及軟體(例如，驅動程式、編解碼器)組件。音訊功能可包括揚聲器及/或頭戴式耳機輸出，以及麥克風輸入。用於此等功能之裝置可整合至裝置700中，或連接至裝置700。在一項實施例中，使用者藉由提供由處理器710接收及處理之音訊命令而與裝置700互動。
顯示子系統730表示為使用者提供視覺及/或觸覺顯示以與計算裝置互動的硬體(例如，顯示裝置)及軟體(例如，驅動程式)組件。顯示子系統730包括顯示介面732，該顯示介面包括用以將顯示提供至使用者之特定螢幕或硬體裝置。在一項實施例中，顯示介面732包括與處理器710分離以執行關於顯示之至少某一處理的邏輯組件。在一項實施例中，顯示子系統730包括將輸出及輸入兩者提供至使用者之觸控式螢幕裝置。在一項實施例中，顯示子系統730包括將輸出提供至使用者的高清晰度(HD)顯示器。高清晰度可指代具有約100PPI(像素每吋)或更大之像素密度的顯示器，且可包括諸如全HD(例如，1080p)、視網膜顯示器、 4K(超高清晰度或UHD)或其他的格式。
I/O控制器740表示關於與使用者互動的硬體裝置及軟體組件。I/O控制器740可操作以管理為音訊子系統720及/或顯示子系統730之部分的硬體。另外，I/O控制器740說明用於連接至裝置700之額外裝置的連接點，使用者可經由該連接點與系統互動。舉例而言，可附接至裝置700之裝置可包括麥克風裝置、揚聲器或立體聲系統、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置，或用於與諸如讀卡器或其他裝置之特定應用程式一起使用的其他I/O裝置。
如上所述，I/O控制器740可與音訊子系統720及/或顯示子系統730互動。舉例而言，經由麥克風或其他音訊裝置之輸入可提供用於裝置700之一或多個應用程式或功能的輸入或命令。另外，替代顯示輸出或除顯示輸出之外，可提供音訊輸出。在另一實例中，若顯示子系統包括觸控式螢幕，則顯示裝置亦充當可至少部分地由I/O控制器740管理之輸入裝置。在裝置700上亦可存在額外按鈕或開關，以提供由I/O控制器740管理之I/O功能。
在一項實施例中，I/O控制器740管理裝置，諸如加速度計、攝影機、光感測器或其他環境感測器、陀螺儀、全球定位系統(GPS)，或可包括於裝置700中之其他硬體。輸入可為直接使用者互動以及將環境輸入提供給系統以影響其操作(諸如，對雜訊進行濾波、針對亮度偵測調整顯示器、將閃光燈應用於攝影機，或其他特徵)之部分。在一項實施例中，裝置700包括管理電池電力使用、電池之充電及 關於電力節約操作之特徵的電力管理750。
記憶體子系統760包括用於將資訊儲存在裝置700中之記憶體裝置762。記憶體子系統760可包括非揮發性(在記憶體裝置電力中斷時狀態不改變)及/或揮發性(在記憶體裝置之電力中斷時狀態不確定)記憶體裝置。記憶體760可儲存應用程式資料、使用者資料、音樂、相片、文件或其他資料，以及關於系統700之應用程式及功能之執行的系統資料(不論係長期的抑或暫時的)。在一項實施例中，記憶體子系統760包括記憶體控制器764(其亦可被視為系統700之控制之部分，且可潛在地被視為處理器710之部分)。記憶體控制器764包括排程器以產生命令及發佈命令至記憶體裝置762。
連接性770包括硬體裝置(例如，無線及/或有線連接器及通信硬體)及軟體組件(例如，驅動程式、協定堆迭)以使得裝置700能夠與外部裝置通信。外部裝置可為單獨裝置，諸如其他計算裝置、無線存取點或基地台，以及諸如耳機、印表機或其他裝置之周邊裝置。
連接性770可包括多個不同類型之連接性。為了一般化，裝置700經說明具有蜂巢式連接性772及無線連接性774。蜂巢式連接性772大體上指代由無線載體提供之蜂巢式網路連接性，諸如經由GSM(全球行動通信系統)或變體或衍生物、CDMA(分碼多重存取)或變體或衍生物、TDM(分時多工)或變體或衍生物、LTE(長期演進，亦被稱作「4G」)或其他蜂巢式服務標準所提供。無線連接性774指代非蜂巢 式之無線連接性，且可包括個人區域網路(諸如，藍芽)、區域網路(諸如，WiFi)，及/或廣域網路(諸如，WiMax)，或其他無線通信。無線通信指代資料經由使用經調變電磁輻射穿過非固態媒體之傳送。有線通信經由固態通信媒體發生。
周邊連接780包括硬體介面及連接器，以及用以形成周邊連接之軟體組件(例如，驅動程式、協定堆迭)。將理解，裝置700可既為至其他計算裝置之周邊裝置(「至」782)，又具有連接至其之周邊裝置(「自」784)。裝置700通常具有「對接」連接器，以出於諸如管理(例如，下載及/或上載、改變、同步)裝置700上之內容的目的而連接至其他計算裝置。另外，對接連接器可允許裝置700連接至允許裝置700控制(例如)至視聽或其他系統之內容輸出的某些周邊裝置。
除專屬對接連接器或其他專屬連接硬體外，裝置700可經由常見或基於標準之連接器來形成周邊連接780。常見類型可包括通用串列匯流排(USB)連接器(其可包括大量不同硬體介面中之任一者)、包括MiniDisplayPort(MDP)之DisplayPort、高清晰度多媒體介面(HDMI)、Firewire，或其他類型。
在一項實施例中，系統700包括使得記憶體裝置762與記憶體控制器764能夠在讀取或寫入交易期間交換元資料的元資料邏輯組件766。記憶體裝置762將內部錯誤校正位元顯露於記憶體控制器764。在一項實施例中，記憶體 控制器764產生及消耗儲存在記憶體裝置762中之元資料。內部錯誤校正位元可在減少之時序約束下由記憶體控制器用於在記憶體控制器處之錯誤校正。記憶體控制器亦可或替代地將元資料用於除錯誤校正之外之某操作。記憶體子系統760可包括多個記憶體裝置762，該等記憶體裝置可並聯耦接至記憶體控制器764以允許記憶體控制器存取更多元資料位元。
在一項態樣中，一種用於介接記憶體裝置與記憶體控制器之方法包括：判定記憶體裝置是在第一模式還是第二模式中；及在第一模式中，僅在內部於記憶體裝置處應用內部錯誤校正位元；及在第二模式中，將內部錯誤校正位元作為元資料位元顯露於外部記憶體控制器以供外部記憶體控制器使用。
在一項實施例中，將內部錯誤校正位元作為元資料位元顯露於外部記憶體控制器包含顯露內部錯誤校正位元以用於記憶體控制器與記憶體裝置交換非錯誤校正資訊。在一項實施例中，將內部錯誤校正位元作為元資料位元顯露於外部記憶體控制器包含顯露內部錯誤校正位元以用於記憶體控制器校正錯誤，而非記憶體裝置在內部校正錯誤。在一項實施例中，顯露內部錯誤校正位元以用於記憶體控制器校正錯誤進一步包含在第二模式中：回應於讀取請求，在內部於記憶體裝置處產生內部錯誤校正位元；及將內部錯誤校正位元發送至記憶體控制器以用於記憶體控制器基於內部錯誤校正位元對資料位元應用錯誤校正。在一項實 施例中，顯露內部錯誤校正位元以用於記憶體控制器校正錯誤進一步包含在第二模式中：接收由記憶體控制器配合寫入請求計算之錯誤校正位元；及將錯誤校正位元儲存在內部記憶體裝置處。在一項實施例中，顯露內部錯誤校正位元以用於記憶體控制器包含在信號線上與記憶體控制器交換內部錯誤校正位元，該等信號線否則對於讀取及寫入而言係非作用中的。在一項實施例中，顯露內部錯誤校正位元以用於記憶體控制器進一步包含：將內部錯誤校正位元作為多個不同記憶體裝置中之一者顯露於記憶體控制器以增加可用於記憶體控制器之元資料位元之數目。
在一項態樣中，一種在記憶體子系統中與記憶體控制器介接的記憶體裝置，其包含：儲存資料之多個記憶體單元；包括與記憶體單元分離以儲存內部錯誤校正位元之儲存器的內部錯誤校正硬體；及判定記憶體裝置是在第一模式還是第二模式中之邏輯組件，其中在第一模式中，邏輯組件將藉由內部錯誤校正硬體僅在內部應用錯誤校正位元，且其中在第二模式中，邏輯組件將經由將內部錯誤校正位元作為元資料位元顯露於記憶體控制器以供記憶體控制器使用。
在一項實施例中，邏輯組件將內部錯誤校正位元作為元資料位元顯露於記憶體控制器以供記憶體控制器與記憶體裝置交換非錯誤校正資訊。在一項實施例中，邏輯組件將內部錯誤校正位元作為元資料位元顯露於外部記憶體控制器以供記憶體控制器校正錯誤，而非記憶體裝置在 內部校正錯誤。在一項實施例中，邏輯組件將顯露內部錯誤校正位元以供記憶體控制器校正錯誤，包括：該錯誤校正邏輯組件回應於讀取請求產生內部錯誤校正位元，及該邏輯組件發送內部錯誤校正位元以使記憶體控制器基於內部錯誤校正位元對資料位元應用錯誤校正。在一項實施例中，邏輯組件將顯露內部錯誤校正位元以供記憶體控制器校正錯誤，包括：該邏輯組件接收由記憶體控制器配合寫入請求計算之錯誤校正位元且將該等錯誤校正位元儲存在內部於與記憶體單元分離之儲存器中。在一項實施例中，邏輯組件將在信號線上與記憶體控制器交換內部錯誤校正位元，該等信號線否則對於讀取及寫入而言係非作用中的。
在一項態樣中，一種具有記憶體子系統之電子裝置，其包含：記憶體控制器；與記憶體控制器介接之記憶體裝置，該記憶體裝置包括：用以儲存資料之多個記憶體單元；包括與記憶體單元分離以儲存內部錯誤校正位元之儲存器的內部錯誤校正硬體；及用以判定記憶體裝置是在第一模式還是第二模式中之邏輯組件，其中在第一模式中，邏輯組件將藉由內部錯誤校正硬體僅在內部應用錯誤校正位元，且其中在第二模式中，邏輯組件將經由將內部錯誤校正位元作為元資料位元顯露於記憶體控制器以供記憶體控制器使用；及經耦接以基於自記憶體裝置存取之資料產生顯示器的觸控式螢幕顯示器。
在一項實施例中，邏輯組件將內部錯誤校正位元 作為元資料位元顯露於記憶體控制器以供記憶體控制器與記憶體裝置交換非錯誤校正資訊。在一項實施例中，邏輯組件將內部錯誤校正位元作為元資料位元顯露於外部記憶體控制器以供記憶體控制器校正錯誤，而非記憶體裝置在內部校正錯誤。在一項實施例中，邏輯組件將顯露內部錯誤校正位元以供記憶體控制器校正錯誤，包括：錯誤校正邏輯組件回應於讀取請求產生內部錯誤校正位元，及該邏輯組件發送內部錯誤校正位元以使記憶體控制器基於內部錯誤校正位元對資料位元應用錯誤校正。在一項實施例中，邏輯組件將顯露內部錯誤校正位元以供記憶體控制器校正錯誤，包括：邏輯組件接收由記憶體控制器配合寫入請求計算之錯誤校正位元且將錯誤校正位元儲存在內部於與記憶體單元分離之儲存器中。在一項實施例中，邏輯組件將在信號線上與記憶體控制器交換內部錯誤校正位元，該等信號線否則對於讀取及寫入而言係非作用中的。在一項實施例中，記憶體裝置為與記憶體控制器介接之多個記憶體裝置中之一者，且進一步包含該記憶體控制器包括用以自多個不同記憶體裝置交換內部錯誤校正位元以增加可用於記憶體控制器之大元資料位元之數目的邏輯組件。
在一項態樣中，一種製品，其包含電腦可讀儲存媒體，該電腦可讀儲存媒體上儲存有在執行時執行用於介接於記憶體子系統中之操作的內容，該等操作包括：判定記憶體裝置是在第一模式還是第二模式中；及在第一模式中，僅在內部於記憶體裝置處應用內部錯誤校正位元；及 在第二模式中，將內部錯誤校正位元作為元資料位元顯露於外部記憶體控制器以供外部記憶體控制器使用。
在一項實施例中，用於將內部錯誤校正位元作為元資料位元顯露於外部記憶體控制器之內容包含用於顯露內部錯誤校正位元以供記憶體控制器與記憶體裝置交換非錯誤校正資訊的內容。在一項實施例中，用於將內部錯誤校正位元作為元資料位元顯露於外部記憶體控制器的內容包含用於顯露內部錯誤校正位元以供記憶體控制器校正錯誤而非記憶體裝置在內部校正錯誤的內容。在一項實施例中，用於顯露內部錯誤校正位元以供記憶體控制器校正錯誤的內容進一步包含在第二模式中，用於以下操作之內容：回應於讀取請求在內部於記憶體裝置處產生內部錯誤校正位元；及將內部錯誤校正位元發送至記憶體控制器以供記憶體控制器基於內部錯誤校正位元對資料位元應用錯誤校正。在一項實施例中，用於顯露內部錯誤校正位元以供記憶體控制器校正錯誤的內容進一步包含在第二模式中用於以下操作之內容：接收由記憶體控制器配合寫入請求計算之錯誤校正位元；及將錯誤校正位元儲存在內部於記憶體裝置處。在一項實施例中，用於顯露內部錯誤校正位元以用於記憶體控制器的內容包含用於在信號線上與記憶體控制器交換內部錯誤校正位元的內容，該等信號線否則對於讀取及寫入而言係非作用中的。在一項實施例中，用於顯露內部錯誤校正位元以用於記憶體控制器的內容進一步包含用於將內部錯誤校正位元作為多個不同記憶體裝置中之 一者顯露於記憶體控制器以增加可用於記憶體控制器之元資料位元之數目的內容。
在一項態樣中，一種在記憶體子系統中與記憶體控制器介接之裝置，其包含：用於判定記憶體裝置是在第一模式還是第二模式中之構件；及用於在第一模式中僅在內部於記憶體裝置處應用內部錯誤校正位元之構件；及用於在第二模式中將內部錯誤校正位元作為元資料位元顯露於外部記憶體控制器以供外部記憶體控制器使用之構件。
在一項實施例中，用於將內部錯誤校正位元作為元資料位元顯露於外部記憶體控制器之構件包含用於顯露內部錯誤校正位元以供記憶體控制器與記憶體裝置交換非錯誤校正資訊之構件。在一項實施例中，用於將內部錯誤校正位元作為元資料位元顯露於外部記憶體控制器之構件包含用於顯露內部錯誤校正位元以供記憶體控制器校正錯誤而非記憶體裝置在內部校正錯誤之構件。在一項實施例中，用於顯露內部錯誤校正位元以供記憶體控制器校正錯誤之構件進一步包含：在第二模式中，用於以下操作之構件：回應於讀取請求在記憶體裝置內部產生內部錯誤校正位元；及將內部錯誤校正位元發送至記憶體控制器以供記憶體控制器基於內部錯誤校正位元對資料位元應用錯誤校正。在一項實施例中，用於顯露內部錯誤校正位元以供記憶體控制器校正錯誤之構件進一步包含：在第二模式中用於以下操作之構件：接收由記憶體控制器配合寫入請求計算之錯誤校正位元；及將錯誤校正位元儲存在內部於記憶 體裝置處。在一項實施例中，用於顯露內部錯誤校正位元以用於記憶體控制器之構件包含用於在信號線上與記憶體控制器交換內部錯誤校正位元之構件，該等信號線否則對於讀取及寫入而言係非作用中的。在一項實施例中，用於顯露內部錯誤校正位元以用於記憶體控制器之構件進一步包含將內部錯誤校正位元作為多個不同記憶體裝置中之一者顯露於記憶體控制器以增加可用於記憶體控制器之元資料位元之數目之構件。
如本文中所說明的流程圖提供各種過程動作之序列的實例。該等流程圖可指示待由軟體或韌體常式執行之操作，以及實體操作。在一個實施例中，流程圖可說明有限狀態機(FSM)之狀態，該有限狀態機可在硬體及/或軟體中實施。儘管用特定順序或次序來展示，但除非另有指定，否則可修改該等動作之次序。因此，所說明之實施例應僅被理解為實例，且過程可按不同次序執行，且某些動作可並行執行。另外，在各種實施例中可省略一或多個動作；因此，並非每個實施例中都需要所有動作。其他過程流程係可能的。
就本文中所描述之各種操作或功能而言，該等操作或功能可經描述或定義為軟體程式碼、指令、組態及/或資料。內容可為直接可執行的(「物件」或「可執行」形式)、原始程式碼或差值程式碼(「差異(delta)」或「修補」程式碼)。本文中所描述之實施例之軟體內容可經由其上儲存有內容之製品提供，或經由操作通信介面以經由該通信介面 發送資料之方法提供。機器可讀儲存媒體可使機器執行所描述之功能或操作，且包括以機器(例如，計算裝置、電子系統等)可存取之形式儲存資訊之任何機制，諸如可記錄/不可記錄媒體(例如，唯讀記憶體(ROM)、隨機存取記憶體(RAM)、磁碟儲存媒體、光學儲存媒體、快閃記憶體裝置等)。通信介面包括介接至固線式、無線、光學等媒體中之任一者以與另一裝置通信的任何機制，諸如記憶體匯流排介面、處理器匯流排介面、網際網路連接、磁碟控制器等。可藉由提供組態參數及/或發送信號來組態通信介面以使通信介面準備好提供描述軟體內容之資料信號。可經由發送至通信介面之一或多個命令或信號來存取通信介面。
本文中所描述之各種組件可為用於執行所描述之操作或功能的構件。本文中所描述之每一組件包括軟體、硬體或此等之組合。該等組件可實施為軟體模組、硬體模組、專用硬體(例如，特殊應用硬體、特殊應用積體電路(ASIC)、數位信號處理器(DSP)等)、嵌入式控制器、固線式電路等。
除本文所描述之內容外，亦可對本發明的所揭示之實施例及實施進行各種修改而不脫離該等實施例及實施之範疇。因此，本文中之說明及實例應被解釋為說明性而非限制性意義。本發明之範疇應僅參照以下申請專利範圍來量測。
100‧‧‧系統
110‧‧‧主機
112‧‧‧記憶體控制器
120‧‧‧記憶體裝置
122‧‧‧記憶體陣列
124‧‧‧錯誤校正碼
126‧‧‧模式邏輯組件

Claims (20)

  1. 一種用於介接記憶體裝置與記憶體控制器的方法，其包含下列步驟：判定一記憶體裝置是在一第一模式中還是在一第二模式中；以及在該第一模式中，僅於該記憶體裝置中內部地施用內部錯誤校正位元；以及在該第二模式中，將該等內部錯誤校正位元作為元資料位元而對一外部記憶體控制器顯露以供該外部記憶體控制器使用。
  2. 如請求項1之方法，其中，將該等內部錯誤校正位元作為元資料位元而對該外部記憶體控制器顯露之步驟包含：顯露該等內部錯誤校正位元以使得該記憶體控制器能夠與該記憶體裝置交換非錯誤校正資訊。
  3. 如請求項1之方法，其中，將該等內部錯誤校正位元作為元資料位元而對該外部記憶體控制器顯露之步驟包含：顯露該等內部錯誤校正位元以使得該記憶體控制器能夠校正錯誤而非由該記憶體裝置內部地校正錯誤。
  4. 如請求項3之方法，其中，顯露該等內部錯誤校正位元以使得該記憶體控制器能夠校正錯誤之步驟進一步包含在該第二模式中進行下列步驟：回應於一讀取請求，在該記憶體裝置內部產生數個內部錯誤校正位元；以及 將該等內部錯誤校正位元傳送至該記憶體控制器，以使得該記憶體控制器能夠基於該等內部錯誤校正位元而在資料位元上施行錯誤校正。
  5. 如請求項3之方法，其中，顯露該等內部錯誤校正位元以使得該記憶體控制器能夠校正錯誤之步驟進一步包含在該第二模式中進行下列步驟：接收由該記憶體控制器配合一寫入請求所計算出的數個錯誤校正位元；以及將該等錯誤校正位元內部地儲存在該記憶體裝置中。
  6. 如請求項1之方法，其中，對該記憶體控制器顯露該等內部錯誤校正位元之步驟包含：透過在其他情況下不作讀取和寫入的數個信號線而與該記憶體控制器交換該等內部錯誤校正位元。
  7. 如請求項1之方法，其中，對該記憶體控制器顯露該等內部錯誤校正位元之步驟進一步包含：將內部錯誤校正位元作為複數個不同記憶體裝置中之一而對該記憶體控制器顯露，以增加該記憶體控制器可用的元資料位元之數目。
  8. 一種用於在記憶體子系統中與記憶體控制器介接的記憶體裝置，其包含：複數個記憶體單元，用以儲存資料；內部錯誤校正硬體，其包括與該等記憶體單元分開的儲存器，用以儲存內部錯誤校正位元；以及 邏輯組件，用以判定該記憶體裝置是在一第一模式中還是在一第二模式中，其中，在該第一模式中，該邏輯組件會以該內部錯誤校正硬體僅內部地施用該等錯誤校正位元，並且其中，在該第二模式中，該邏輯組件會經由該將該等內部錯誤校正位元作為元資料位元對該記憶體控制器顯露以供該記憶體控制器使用。
  9. 如請求項8之記憶體裝置，其中，該邏輯組件會將該等內部錯誤校正位元作為元資料位元而對該記憶體控制器顯露，以使得該記憶體控制器能夠與該記憶體裝置交換非錯誤校正資訊。
  10. 如請求項8之記憶體裝置，其中，該邏輯組件會將該等內部錯誤校正位元作為元資料位元而對該外部記憶體控制器顯露，以使得該記憶體控制器能夠校正錯誤而非由該記憶體裝置內部地校正錯誤。
  11. 如請求項10之記憶體裝置，其中，該邏輯組件顯露該等內部錯誤校正位元以使得該記憶體控制器能夠校正錯誤之行為包含：該錯誤校正邏輯組件會回應於一讀取請求而產生該等內部錯誤校正位元，以及，該邏輯組件傳送該等內部錯誤校正位元以致使該記憶體控制器基於該等內部錯誤校正位元而在資料位元上施行錯誤校正。
  12. 如請求項10之記憶體裝置，其中，該邏輯組件顯露該等內部錯誤校正位元以使得該記憶體控制器能夠校正錯誤之行為包含：該邏輯組件會接收由該記憶體控制器配 合一寫入請求所計算出的數個錯誤校正位元，並將該等錯誤校正位元內部地儲存在與該等記憶體單元分開的該儲存器中。
  13. 如請求項8之記憶體裝置，其中，該邏輯組件會經由在其他情況下不作讀取和寫入的數個信號線而與該記憶體控制器交換該等內部錯誤校正位元。
  14. 一種具有記憶體子系統的電子裝置，其包含：一記憶體控制器；一記憶體裝置，其可與該記憶體控制器介接，該記憶體裝置包括：複數個記憶體單元，用以儲存資料；內部錯誤校正硬體，其包括與該等記憶體單元分開的儲存器，用以儲存內部錯誤校正位元；及邏輯組件，用以判定該記憶體裝置是在一第一模式中還是在一第二模式中，其中，在該第一模式中，該邏輯組件會以該內部錯誤校正硬體僅內部地施用該等錯誤校正位元，並且其中，在該第二模式中，該邏輯組件會經由該將該等內部錯誤校正位元作為元資料位元對該記憶體控制器顯露以供該記憶體控制器使用；以及一觸控式螢幕顯示器，其係耦接來基於從該等記憶體裝置取得的資料而產生顯示畫面。
  15. 如請求項14之電子裝置，其中，該邏輯組件會將該等內部錯誤校正位元作為元資料位元而對該記憶體控制器 顯露以使得該記憶體控制器能夠與該記憶體裝置交換非錯誤校正資訊。
  16. 如請求項14之電子裝置，其中，該邏輯組件會將該等內部錯誤校正位元作為元資料位元而對該外部記憶體控制器顯露以使得該記憶體控制器能夠校正錯誤而非由該記憶體裝置內部地校正錯誤。
  17. 如請求項16之電子裝置，其中，該邏輯組件顯露該等內部錯誤校正位元以使得該記憶體控制器能夠校正錯誤之行為包含：該錯誤校正邏輯組件會回應於一讀取請求而產生該等內部錯誤校正位元，以及，該邏輯組件傳送該等內部錯誤校正位元以致使該記憶體控制器基於該等內部錯誤校正位元而在資料位元上施行錯誤校正。
  18. 如請求項16之電子裝置，其中，該邏輯組件顯露該等內部錯誤校正位元以使得該記憶體控制器能夠校正錯誤之行為包含：該邏輯組件會接收由該記憶體控制器配合一寫入請求所計算出的數個錯誤校正位元，並將該等錯誤校正位元內部地儲存在與該等記憶體單元分開的該儲存器中。
  19. 如請求項14之電子裝置，其中，該邏輯組件會經由在其他情況下不作讀取和寫入的數個信號線而與該記憶體控制器交換該等內部錯誤校正位元。
  20. 如請求項14之電子裝置，其中，該記憶體裝置是可與該記憶體控制器介接的複數個記憶體裝置中之一者，並且該電子裝置進一步包含：該記憶體控制器包括用於交換 來自複數個不同記憶體裝置的內部錯誤校正位元以增加該記憶體控制器可用的元資料位元之數目的邏輯組件。
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