TWI539743B - 基於分數階元件之阻抗匹配 - Google Patents

Description

基於分數階元件之阻抗匹配

本發明有關於阻抗匹配網路，且特別有關於使用分數階元件之阻抗匹配。

在射頻(RF)與微波設計中，阻抗匹配已經成為重要的一個方向。適當的阻抗匹配提供最大的功率轉移至負載，改善靈敏接收器元件之訊號雜訊比，且降低電源分佈網路(power distribution networks)之振幅與相位差。最簡單的阻抗匹配方法係透過使用根據一組電阻(resistance)與電抗(reactive)元件(電感器(inductor)或電容器(capacitor))之匹配網路來完成。

傳統史密斯圖係使用標準整數階元件，如電容器與電感器來匹配網路阻抗之一種重要的圖形工具。然而，不幸地，傳統史密斯圖無法用於使用一分數階元件之網路阻抗匹配。分數階史密斯圖已經被發展且傳統史密斯圖與一分數階史密斯圖間的關係可以用來決定用以網路阻抗匹配之一分數階元件。

本案提出有關基於分數階元件之阻抗匹配的方法與系統之各種實施例。本案說明將配合圖中所示之參考標號進行詳細說明，其中在多個圖示中相同的參考編號係表示相同的部份。

分數階電路元件概念對於很多具有優秀效能之應用而言係已經非常開放的，這些優秀效能無法由整數階標準電路元件，如電感器與電容器來達成。相較於這些習知元件，一分數元件係參數值(C或L)與分數階α的函式，其對於設計與應用可以產生巨大的自由度與功能性。分數階元件的概念已經找到其於電磁、機械、信號處理、生物工程、農業與控制之應用中的效用。

分數電路元件的概念源始於分數微積分且存在為理論一段時間了。然而，近來一些實際的實現已經為一兩埠分數元件證明。具有實驗結果之集總(Lumped)(RC電路)與化學基礎之實現已經為一半階(α=-0.5)分數電容器證明，而已經顯示其相同之晶片上(on-chip)分布(樹狀與Hilbert類型)之實作。這些|α|=0.5的實際實現表示分數階電路元件將會一般地使用於商用產品，如射頻(RF)與微波應用中。

參考第1(a)與1(b)圖，其顯示習知L型匹配網路例子之的示意圖。若匹配網路輸入阻抗Z_in的實數(real)部分(R_in)匹配至Z_o，而虛數部分為零時，一複雜的負載(Z_L=R_L+jX_L)可以被匹配至特徵阻抗Z_o之一傳輸線。這意味此匹配網路可以提供兩等級的自由度。典型地，一L型集總元件匹配網路可以用來此用途，如第1(a)與1(b)圖所示。第1(a)圖中的電路一般係用於R_L>Z_o，且第1(b)圖中的電路係適用於R_L<Z_o的情況。電抗X與電納(susceptance)B可以係正或負，表示一電感器或電容器之X與一電容器或電感器之B。史密斯圖已經係阻抗匹配之一種重要的圖形工具。不幸地，傳統史密斯圖無法用於使用分數階元件的設計。然而，傳統史密斯圖僅係一更廣義分數階史密斯圖之一特別例子。

一分數元件係其阻抗係與s^α成比例，如假設為：

Z_f=|Z_f|{cos(0.5π|α|)±j sin(0.5π|α|)}　EQN.(1)

其中，α係元件之分數階，且|Z_f|係分數阻抗的強度。穿過其兩終端之電壓與進入此終端的電流間的相位差係απ/2。α的範圍係(-2,2)，其中負範圍(-2,0)表示α_cap(電容性)階之一分數電容器，且正範圍(0,2)表示α_ind(電感性)階之一分數電感器。由EQN.(1)，可以得知現今使用之習知整數基礎之電阻、電感器與電容網路僅係分數基礎元件的特別例子，且分別對應至α=0,1,與1。

一分數元件之相位可以透過α來控制。舉例來說，相位45°可以以α=0.5階電容器或電感器來達成，而習知元件被限制於90°之相位。

分數元件阻抗(|Z_f|)的強度係與分別相應一分數階電感器與電容器之一非線性方式(|Z_f|=ω^|α|L)與(|Z_f|=1/(ω^|α|C))的頻率有關。此意味藉由選擇正確的α，根據應用的需求，頻率的影響可以更加強或減少。

分數元件的阻抗，不像習知電阻與電抗(reactive)元件，除了虛數部分之外還具有一實數部份，且兩者都與頻率有關，如EQN.(1)中顯示。不像習知的情況，一分數元件透過α具有額外的控制。此意味一單一分數元件可以提供由典型兩電抗(reactive)元件為基礎之匹配網路所提供之兩等級的自由度。

現在參考第2(a)與2(b)圖，其顯示一傳統史密斯圖200(|α|=1)與一分數階史密斯圖210(|α|≠1)的例子。由第2(a)圖之傳統史密斯圖200開始，考量在A點處之單一(匹配)圓圈203上有一複雜負載阻抗Z_L。為了要移動在單一(匹配)圓圈203上之Z_L，可以使用具有α_ind階之一分數電感器(用以順時針移動至B點)或具有α_cap階之一分數電容器(用以逆時針移動至M點)。前者的相位係α_indπ/2，而後者的相位係α_capπ/2，且此兩者間的相位差為π。

由EQN.(2)，可以看出史密斯圖圓圈203(電阻與電抗)實際上係完全相同的一對圓圈。對於傳統情況(α=1)時他們看起來像是單一個，其中相同的圓圈完全地彼此重疊。此事實在分數階情況(α≠1)中變得非常清楚，其中分數階史密斯圖圓圈213與216被彼此分開，如第2(b)圖中所示。有趣地，任何具有α_ind階之的圓圈可以藉由其α_cap階的互補圓圈來變得完整。舉例來說，分數階史密斯圖210的上半部中的α_ind=1.5圓圈213可以藉由，分數階史密斯圖210的下半部中的α_cap=-0.5圓圈216來變得完整，反之亦然，以滿足EQN.(2)。

如果第2(a)圖之傳統情況中的Z_L被匹配至表示為M點之特徵阻抗Z_o，可以利用具有α_cap=-1階之一匹配電容器。對於分數的情況，相同的阻抗匹配作業可以重複，其中舉例來說Z_L被設置於α_ind=1.5圓圈213處，如第2(b)圖中D點所示。一分數電容器將會移動Z_L至匹配點M。然而，此匹配電容器的分數階將係α_cap=-0.5以滿足EQN.(2)中的條件。

因為實現的容易，一串聯匹配元件最好係越過其平行互補部份。串聯分數元件匹配的概念可以藉由負載阻抗映射的一圖形顯示，如第3(a)與3(b)圖所示來進行詳盡闡述。任何正規化的複雜阻抗z=r+jx可以映射至一分數階史密斯圖，以提供其滿足參數(z)不會超過邊界±απ/2的條件。舉例來說，第3(a)圖中被標籤為實體(physical)平面303區域係相應所有正規化的阻抗，其可以相應|α|=0.5進行映射。由第3(a)圖可以看出匹配線306，在一角度|α|π/2穿過匹配點309，可以平行於實體平面的邊界。所有橫臥在此匹配線306的負載阻抗[(r₁,x₁),(r₂,x₂),…(r_N,x_N)]可以憑藉α與相應之|Z_f|被匹配至特徵阻抗Z_o。如果Z_o係一純實數阻抗，(Z_o=R_o)，對於一特定α，所有可以匹配至Z_o之負載阻抗的軌跡滿足下列條件：

x_L=(r_L-1)tan(0.5πα).　EQN.(3)

有趣地，當|α|增加，用以映射複雜阻抗的跨度(span)增加，如第3(b)圖中相應|α|=1.5之實體平面中所示。與傳統情況相反，負電阻也可以藉由第3(b)圖中顯示之分數元件的幫助來進行映射與匹配。

參考第4(a)與4(b)圖，其顯示具有一串聯分數元件400之分數阻抗匹配之示意與圖形顯示。讓我們考量一正規化複雜負載阻抗z_L，其穿過正規化阻抗z_f的串聯分數元件400匹配至特徵阻抗Zo之一傳輸線，如第4(a)圖所示。此匹配可以透過圖表完成，如第4(b)圖所示。首先，z_L被標繪，且接著一向量403被由原點(標示為0)繪製至z_L點406(標示為r_L,x_L)。匹配線409現在被繪製為穿過z_L 406與匹配點412之合成向量。合成向量409的長度等於需要來匹配阻抗之|z_f|。α_ind可以從由合成向量409與Re(z)線418所建立之α_indπ/2角度415來得到，而α_cap可以由合成向量409與第4(b)圖之水平線424間的-α_capπ/2角度421來得到。

解析地，α_ind，α_cap，與|z_f|可以被找到以匹配至任何複雜阻抗形式：

舉例來說，為了匹配一正規化負載阻抗z_L=0.2+j0.8，可以使用α_cap=-0.5階與|z_f|=0.8之分數電容器。

在建立單一分數元件組抗匹配係可行的事實之後，此概念將與第1(a)與1(b)圖所示之習知匹配網路的效能進行比較。一些測試負載阻抗的例子被選定且同時與習知及分數匹配網路來進行匹配。這些結果將被總結於第5圖之表格中。藉由比較第1(a)與1(b)圖相關之習知元件解法與第4(a)圖之分數元件解法，可以看見習知解法不僅僅需要兩個元件，而且被限制於可能被匹配之阻抗的範圍。此事實於第6(a)圖中被詳盡說明，其中其顯示的係習知解法的差組合可以匹配於區域I或區域II與III中的阻抗。然而，沒有一個解法可以涵蓋包括區域IV之阻抗的整個範圍。正相反，一單一串聯分數元件可以匹配至所有四個區域中的任何複雜阻抗，包括對於微波應用重要之負電阻區域IV。

第6(b)圖顯示用以匹配至複雜阻抗之典型範圍之各種串聯分數元件之阻抗強度|z_f|與α階。應該注意的是，對於負載阻抗R_L<50Ω與X_L<100Ω，|z_f|<125Ω與|α|<1的值可以提供期望的匹配。雖然並未顯示於第6(b)圖中，對於其他負載阻抗R_L>50Ω與X_L>100Ω，一平行分數元件可以提供相應|α|<1與|z_f|<100Ω之所需匹配。

第2(a)圖之傳統史密斯圖200(|α|=1)係一廣泛使用之圖形化工具來解決複雜的傳輸線與阻抗匹配的問題。基本上，其係電壓反射(reflection)係數Γ=Γ_r+jΓ_i之一極性標繪圖，其中強度|Γ|被標繪為由中心(0,0)開始之一半徑(|Γ|<1)，且角度θ(-180°θ180°)由水平直徑之右手邊開始測量。然而，傳統史密斯圖可以推斷來分析分數階元件。

現在參考第7(a)與7(b)圖，其為示意圖用以分別顯示一習知負載阻抗與包括一分數元件之一負載阻抗的例子。考量特徵阻抗Z_o之一無耗損線在一複雜負載結束Z_L=R_L+jX_L，如第7(a)圖所示，其中R_L 703係電路700的電阻，X_L 706係電抗原件的電抗或阻抗。對於此線，就正規化負載阻抗z_L=r_L+jx_L(其中z_L=Z_L/Z_o)而言，Γ可以以傳統史密斯圖座標P_L=(r_L,x_L)來表示為：

然而，若複雜負載中的電抗元件706被一分數元件709取代，如第7(b)圖所示，則由EQN(1)，正規化分數負載阻抗z_Lf，以史密斯圖座標Pα=(r_L,|z_f|)表示為：

z_Lf=r_L+|z_f|{cos(0.5π|α_L|)±j sin(0.5π|α_L|)}EQN.(7)

z_Lf(real)=r_L+|z_f|cos(0.5π|α|)　EQN.(8)

EQN.(4)中分數負載阻抗的實數部份與傳統負載阻抗的實數部份係不同的，其中後者等於電路中的電阻r_L。將EQN.(7)帶入EQN.(6)，且使實數與虛數部分相等，導致：

對於不變之r_L圓圈，且

對於不變之|z_f|圓圈。注意的是，Γ_i>0對應至電感圓圈，且Γ_i<0對應至電容圓圈。

現在參考第8圖，其顯示相應|α|=0.5之一合成分數階史密斯圖810例子(分數電感器與電容器兩者)。|α|=0.5的效果可以於第8圖中清楚看到，其中分數階史密斯圖810現在類似一類橢圓形狀且|Γ_i|被限制於小於±0.4143之值。由EQN.(9)，其可以看出不變的電阻圓圈總是穿過Γ_r=1與Γ_i=0點。對於|α|=1之特別情況，EQNS.(9)與(10)簡化為傳統史密斯圖函式。

參考第9(a)與9(b)圖，其分別顯示一傳統史密斯圖900與一分數階史密斯圖910的例子。對於非分數例子|α|=1，可以達成傳統史密斯圖900，如第9(a)圖所示。當|α|增加，不變電阻圓圈的中心在Γ_i軸上往上移動，反之亦然。當|α|的值由1移至2，不變電阻圓圈的半徑也會增加。對於大於1的|α|值(如，|α|=1.4)，分數階史密斯圖910顯示於第9(b)圖。不變的|z_f|圓圈同樣地總會穿過Γ_r=1與Γ_i=0點，然而，這些圓圈的中心會留在Γ_r=1。由EQN.(10)，其可以看的出來，當|α|由中心(|α|=1)移開時，不變|z_f|圓圈的中心會移向±∞，使得他們更大，反之亦然。不像傳統史密斯圖900，顯示於分數階史密斯圖910周圍附近之電氣長度，無法被平均地間隔。

若依複雜正規化阻抗，如z=3-j1，必須要在傳統史密斯圖中標繪，其將會被配置於交叉點(3,-1)。若相同之複雜阻抗被標繪於一分數階史密斯圖(|α|≠1)中，其將使用不同的交叉點。分數階史密斯圖座標可以透過兩個不同的方法來找到，其將於後討論。

參考第10(a)圖，其顯示與一平行分數元件(z_f) 1000匹配之分數阻抗之示意圖。可以發現的是相較於串聯分數元件400(第4圖)使用具有小於1階(|α|<1)之單一平行分數階元件1000可以匹配至一較寬範圍的負載阻抗。此事實可以於第10(b)圖中詳盡說明，其中顯示一單一平行分數元件1000可以匹配至所有四個區域，包括對於微波應用重要之負電阻區域IV中之任何複雜阻抗。此處值得提及的是具有小於1階的分數元件可以被實現為一被動元件。然而，對於|α|>1之實作，將會需要主動元件。第11圖顯示相應不同分數階|α|等於0.5，0.8，1.0(習知)與1.2之廣義分數階導納(admittance)史密斯圖。

參考第12圖，其顯示一圖解方法用以決定分數元件資訊。阻抗z=3-j1可以分別在|α₁|與|α₂|階史密斯圖上的座標Pα₁=(r₁,|z_f1|)與Pα₂=(r₂,|z_f2|)表示。最簡單的圖解資訊係由傳統史密斯圖1200(|α₁|=1)緩慢向分數階史密斯圖1210(|α₂|≠1)前進，比如說|α₂|=0.5，如第12圖之例子中所顯示。分數階史密斯圖1210被置放於傳統史密斯圖1200的下方，以此方式對應Γ_r=-1與Γ_i=0之A₁-A₂點，對應Γ_r=0與Γ_i=0之B₁-B₂點，對應_Γr=1與_Γi=0之C₁-C₂點等配對分別重疊線1203a，1203b與1203c。

現在此複雜正規化阻抗z以一標準形式被標繪於傳統|α₁|=1史密斯圖1200中之位置P_1.0=(3,-1)座標處。位置P_1.0接著如圖被線1206投射於較低的分數階|α₂|=0.5史密斯圖1210。舉例來說，一針孔可以鑽穿此點使得其在分數階史密斯圖1210上標示座標P_0.5=(2,-1.414)。座標P_0.5表示分數階史密斯圖1210上之z=3-j1，其將會被第二種解析方法來確認。此種標繪方法對於出現不同分數階元件且需要來來回回地由一階史密斯圖切換至其他的史密斯圖的情況中係非常有用的。在標繪之後，分數階史密斯圖可以被用來當作像由反射係數轉變為阻抗或導納的功能，或由負載阻抗轉換為一多階分數系統之一正常形式之輸入阻抗的功能。

一解析方法也可以使用一計算裝置來實作，用以決定P_α1與P_α2座標間的關係。在|α₁|與|α₂|階史密斯圖上以座標P_α1=(r₁,|z_f1|)與P_α2=(r₂,|z_f2|)表示之z_f1與z_f2的式子可以由EQN.(3)得到。藉由透過令這些分數阻抗的實數與虛數部分相等可以推導出P_α1與P_α2間的關係：

被標繪於一分數階|α₂|=0.5的z=3-j1例子，也可以藉由求EQNS.(11)與(12)的值來解決。如第12圖中的圖解方法例子，首先相應傳統史密斯圖，如|α₁|=1之坐標被找出為P_1.0=(3,-1)。由於|α₁|，r₁，與|z_f1|已知，分數階|α₂|=0.5的座標被找出為P_0.5=(2,-1.414)。這些與透過第10圖之圖解方法得到的座標完全相同，因此證明此概念。

現在參考第13(a)，13(b)，與13(c)圖，其顯示分數階史密斯圖，以顯示α於響應上於頻率中改變的影響之例子。如前所述，分別對於分數階元件L與C，|Z_f|=ω^|α|L且|Z_f|=1/(ω^|α|C)。考量，如包括與一電感器L_L=10 nH串聯之一電阻R_L=50Ω的一負載阻抗(α>0)，使得Z_Lf=R_L+(jω)^αL_L。由於|Z_f|以一非線性形式取決於ω與α，其可以由第13(a)，13(b)，與13(c)圖中看出，對於不同的α值(如α=0.95.1.0,與1.05)，其頻率響應也不同，如1303a，1303b，與1303 c的曲線表示。這裡可以有兩個重要觀察，其中頻率範圍係由1至10 GHz。首先，當α值增加時，曲線1303會順時針移動。第二，曲線1303的長度會隨著α的改變而變化。此特質提供另一維度的控制，其中微波設計可以對於頻率變成可調諧與不敏感。由第13(c)圖可以清楚得知，α中之一臨界減少可以顯著地減少頻率的影響。就這一點而言的重要結論係具有仔細設計參數選擇，非常寬頻的微波設計係可行的。

接下來參考第14(a)與14(b)圖，其顯示表示與分數元件匹配之阻抗的標繪。傳統地，一匹配網路提供兩等級的自由。首先精確地匹配實數部份或移至單一(unity)(r=1)圓圈，接著取消電抗組件或移開此單一圓圈至史密斯圖的中心。由EQN.(9)，可以看出一分數史密斯圖中之匹配(單一)圓圈的函式係：

(Γ_r-0.5)²+(Γ_i±0.5 cot(0.5π|α|))²=(0.5 csc(0.5π|α|))²EQN.(13)

可以由EQN.(13)觀察出，變化的|α|將會改變匹配圓圈的中心，如第14(a)圖中他們的軌跡所示。這些圓圈總是會穿過Γ_r=0,Γ_i=0與Γ_r=1,Γ_i=0點。當|α|增加，電感器之圓圈中心往上移動，而電容器的圓圈中心往下移動。任何複雜阻抗將會置於這些匹配圓圈中之一者，其中相應之|α|可以透過EQN.(13)來決定。此意味對於一分數匹配元件，|α|的選擇將提供第一等級的自由。負載阻抗的虛數部分接著可以透過分數元件阻抗強度|Z_f|來取消，其確保此負載阻抗轉移至匹配點，如第14(b)圖中之例子所示。舉例來說，考量一正規化負載阻抗z。與相應分數元件之一步匹配相比(顯示為沿著分數階圓圈的曲線1406)，藉由移動負載，先由z點至標示為z₁之|α|=1匹配圓圈點，接著由z₁點沿著曲線1403至匹配點以匹配傳統元件。交換係由於分數元件的電阻的損失。然而，此電阻係取決於餘弦函式，其可以最佳化來將損失最小化。

接下來參考第15圖，其係一流程圖用以顯示決定分數元件資訊之圖解方法。由區塊1503開始，對於將要被連接至一傳輸線之負載取得負載阻抗。此傳輸線的特徵線阻抗也會取得。負載阻抗可以根據特徵線阻抗來正規化。在區塊1506中，一傳統史密斯圖(|α|=1)與一分數階史密斯圖(|α|≠1)顯示於第12圖中。傳統史密斯圖之反射係數點(Γ_r=-1,Γ_i=0)，(Γ_r=0,Γ_i=0)，與(Γ_r=1,Γ_i=0)被調準至分數階史密斯圖之反射係數點(Γ_r=-1,Γ_i=0)，(Γ_r=0,Γ_i=0)，與(Γ_r=1,Γ_i=0)。

在區塊1509中負載阻抗被配置於傳統史密斯圖中。負載阻抗被相應|α|=1階之座標Pα=(r,|z_f|)表示。在一些實作中，在與分數階史密斯圖調準之前負載阻抗被標繪於傳統史密斯圖中。在區塊1512，負載阻抗被投影至分數階史密斯圖以決定分數階史密斯圖上的位置。在區塊1515中，藉由沿著分數階史密斯圖之一匹配圓圈由投影位置開始轉變可以決定一分數階匹配元件。分數階匹配元件至少係某種程度上基於用以匹配之特徵線阻抗。在區塊1518中，分數階匹配元件可以提供來在相應負載阻抗之負載與傳輸線間進行連接。

接下來參考第16圖，其係一流程圖用以顯示決定分數元件資訊之解析方法。由區塊1603開始，取得具有一電阻(r)與一阻抗強度(|z|)之在一第一階(α₁)之一第一組史密斯圖座標(Pα₁)。座標Pα₁對應至被附加至一傳輸線之一負載有關之一負載阻抗。第一階α₁可以係傳統史密斯圖中的1(|α₁|=1)或可以係一分數階(|α₁|≠1)。在區塊1606中，根據至少某種程度的第一組史密斯圖座標(Pα₁)與第一與第二階(α₁與α₂)決定在一第二階(α₂)之一第二組史密斯圖座標(Pα₂)。第二階係一分數階(|α₂|≠1)。第一組與第二組史密斯圖座標Pα₁與Pα₂間的關係可以由EQNS.(11)與(12)提供。

一分數階匹配元件可以接著於區塊1609中由第二組史密斯圖座標(Pα₂)根據至少某種程度之傳輸線的特徵線阻抗決定。在一些實作中，一分數階元件設計可以根據，如一查找表格或根據專家系統之一規則來提供。

在一些實施例中，負載阻抗可以由配置來測量負載之阻抗的一組態測量裝置得到。這可以是，如配置來在一連接負載上執行一或多個測試與/或測量以決定阻抗之一測量裝置。此測量裝置可以係與阻抗資訊取得的裝置，如計算裝置分開，或包括為計算裝置中的部份。

接下來參考第17圖，其係一流程圖用以顯示一分數階史密斯圖之產生。由區塊1703開始，取得分數階史密斯圖的分數階(α)。分數階可以如透過一使用者介面由一資料表格或由另一合適來源來取得。在區塊1706中，根據EQNS.(9)與(10)及取得的分數階決定複數不變的負載電阻曲線與複數不變的分數元件阻抗強度曲線。分數階史密斯圖接著於區塊1709產生以進行繪製。產生之分數階史密斯圖接著可以於區塊1712中被提供來進行繪製。舉例來說，分數階史密斯圖可以提供來繪製於紙張上或可以提供來繪製於顯示裝置上。在一些實作中，產生的分數階史密斯圖可以儲存於記憶體中，以供之後繪製。

參考第18圖，其顯示依據本案各種實施例之一計算裝置1800之示意區塊圖。計算裝置1800包括至少一處理電路，舉例來說，具有一處理器1803與一記憶體1806，他們倆者耦接至一局部介面1809。為這目的，計算裝置1800可以包括，舉例來說，至少一伺服器電腦或類似裝置。此局部介面1809可以包括，舉例來說，具有一伴隨位址/控制匯流排之一資料匯流排，或其他可以認可之匯流排結構。

儲存於記憶體1806的是可被處理器1803執行的資料與多個組件。特別地，儲存於記憶體1806與可被處理器1803執行的係一分數階阻抗匹配應用1815、一分數階史密斯圖應用1818，與/或其他應用1821。儲存於記憶體1806中的亦可以係一資料倉庫1812與其他資料。另外，一作業系統可以儲存於記憶體1806中且被處理器1803執行。

值得注意的是，其他可以認可之應用亦可儲存於記憶體1806中且被處理器1803執行。於此討論的任何組件係以軟體實作，且可以使用一數量之程式語言中之任一者，舉例來說，C,C++,C#,Objective C,,,Perl,PHP,Visual ,,Ruby,,,或其他程式語言。

一數量之軟體組件被儲存於記憶體1806中且可被處理器1803執行。在此方面，此詞”可執行”意味一程式檔案係於一種可以最後被處理器1803執行的形式。可執行程式的例子可以係，舉例來說，可以轉換為一種格式之機器碼之一編譯程式，機器碼可以載入記憶體1806之一隨機存取部份，且被處理器1803執行；可以一適合的格式，如物件碼表示之來源碼，物件碼能夠被載入記憶體1806之一隨機存取部份，且被處理器1803執行；或可以被另一可執行程式解譯來於記憶體1806之一隨機存取部份中產生指令以給處理器1803執行之來源碼等。一可執行程式可以儲存於記憶體1806之一隨機存取部份中，記憶體包括，舉例來說，隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬碟、固態硬碟、USB快閃儲存碟、記憶卡、光學碟片，如光碟(CD)或數位多功能碟片(DVD)、軟碟、磁帶、或其他記憶體組件。

記憶體1806這裡定義為包括揮發與非揮發記憶體與資料儲存組件。揮發組件在喪失電源的情況下不會留住資料。非揮發組件在喪失電源的情況下可以留住資料。因此，記憶體1806可以包括，舉例來說，隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬碟、固態硬碟、USB快閃儲存碟、透過一記憶卡讀卡機存取之記憶卡、透過一相關軟碟機存取之軟碟、透過一光碟機存取之光學碟片、透過一合適磁帶機讀取之磁帶、與/或其他記憶體組件、或這些記憶體組件之任兩或多個的組合。另外，RAM可以包括，舉例來說，靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、或磁性隨機存取記憶體(MRAM)與其他此類的裝置。ROM可以包括，舉例來說，一可編程唯讀記憶體(PROM)、一可消除式程式化唯讀記憶體(EPROM)、一電子式可消除式程式化唯讀記憶體(EEPROM)、或其他類似記憶體裝置。

另外，處理器1803可以代表多個處理器1803且記憶體1806可以代表多個記憶體1806，其分別地在平行處理電路運作。在如此情況中，局部介面1809可以係一適當網路，其幫助多個處理器1803中之任兩者間、任一處理器1803與任一記憶體1806間、或任兩個記憶體1806間的通訊等。局部介面1809可以包括設計來協調此通訊之額外系統，包括，舉例來說執行負載平衡。處理器1803可以係與電有關或一些其他可用的建造。

雖然分數階阻抗匹配應用1815、分數階史密斯圖應用1818、應用1821、與其他這裡描述的各種系統可以收錄於軟體或被如前所述之一般用途硬體執行之程式碼，同樣的另一相同可替代的亦可以收錄於專用硬體或軟體/一般用途硬體與專用硬體之一組合。如果收錄於專用硬體中，每一可以實作為一電路或狀態機，其使用一數目科技中之任一或一組合。這些科技可以包括，但不限制於，具有邏輯閘來實作根據一或多個資料信號之一應用的各種邏輯函式之分散邏輯電路、具有適當邏輯閘之特定應用積體電路、或其他組件等。如此科技對於熟習技藝者一般來說係皆知的，因此，在此不進行詳細說明。

雖然第15-17圖之流程圖顯示一特定的執行順序，值得注意的是，執行順序可以與描述的不同。舉例來說，兩或多個區塊的執行順序可以與顯示的順序調整擾亂。另，第15-17圖中連續顯示的兩或多個區塊也可以同時或部分同時地執行。此外，在一些實施例中，第15-17圖中顯示的一或多個區塊可以被略過或省略。另外，任何數目的計數器、狀態變數、警告信號、或訊息可以加入這裡描述之邏輯流程，以為了增加實用性、會計、效能量測、或提供疑難排解幫助等目的。值得注意的是，所有這些變化皆落於本案範圍中。

另外，任何這裡描述的邏輯或應用，包括分數階阻抗匹配應用1815、分數階史密斯圖應用1818、應用1821，其包括可以收錄於任何非瞬息的電腦可讀取媒體，以被使用或與一指令執行系統如，舉例來說，一電腦系統或其他系統中的處理器1803，有關之軟體或程式碼。在此觀念中，邏輯可以包括，舉例來說，為指令與宣告之聲明，其可以由電腦可讀取媒體擷取或被指令執行系統執行。在本案內文中，「電腦可讀取媒體」可以係任何可以包含、儲存、或維持這裡描述的邏輯或應用之媒體，其可以被使用或與指令執行系統有關。電腦可讀取媒體可以包括許多實體媒體，舉例來說，磁性、光學或半導體媒體中之任一者。合適電腦可讀取媒體之更多特定例子可以包括，但不限制於，磁帶、磁性軟碟、磁性硬碟、記憶卡、固態硬碟、USB快閃碟、或光源碟片。另，電腦可讀取媒體可以係隨機存取記憶體(RAM)，舉例來說包括靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、或磁性隨機存取記憶體(MRAM)。另外，電腦可讀取媒體可以係唯讀記憶體(ROM)，舉例來說包括一可編程唯讀記憶體(PROM)、一可消除式程式化唯讀記憶體(EPROM)、一電子式可消除式程式化唯讀記憶體(EEPROM)、或其他類型的記憶體裝置。

應該要強調的是，本案前述實施例僅係為了清楚理解本案原理所提出之實作例子。在大體上不脫離本案之精神與原則內，前述實施例當可做些許變化與更動。所有更動與變化係落於本案之範圍，且透過後附之申請專利範圍所保護。

200．．．傳統史密斯圖

203．．．單一(匹配)圓圈

210．．．分數階史密斯圖

213、216．．．分數階史密斯圖圓圈

400．．．串聯分數元件

403．．．向量

406．．．點

409．．．匹配線

412．．．匹配點

415、421．．．角度

418．．．線

424．．．水平線

700．．．電路

703．．．電阻

706．．．阻抗

709．．．分數元件

810．．．合成分數階史密斯圖

900．．．傳統史密斯圖

910．．．分數階史密斯圖

1000．．．平行分數元件

1200．．．傳統史密斯圖

1210．．．分數階史密斯圖

1203a、1203b、1203c、1206．．．線

1303、1303a、1303b、1303c．．．曲線

1503、1506、…、1518．．．步驟

1603、1606、1609．．．步驟

1703、1706、1709、1712．．．步驟

1800．．．計算裝置

1803．．．處理器

1806．．．記憶體

1812．．．資料倉庫

1815．．．分數階阻抗匹配應用

1818．．．分數階史密斯圖應用

1821．．．應用

本案許多型態可以藉由參考下列圖示更為理解。圖示中的元件係主要用以清楚描述本案的原則，而不必然強調其比例。此外，在圖示中，在多個圖示中相同的參考編號係指定對應的部份。

第1(a)與1(b)圖為示意圖係顯示習知L型匹配網路之例子。

第2(a)與2(b)圖顯示一傳統史密斯圖(|α|=1)與依據本案各種實施例之一分數階史密斯圖(|α|≠1)之例子。

第3(a)與3(b)圖係依據本案各種實施例之第2(b)圖之分數階的負載阻抗映射圖示。

第4(a)與4(b)圖係依據本案各種實施例之第2(b)圖之分數階的分數阻抗匹配示意與圖示。

第5圖為一表格，其比較第1(a)與1(b)圖中習知元件解法與依據本案各種實施例之第4(a)圖中一分數元件解法之例子。

第6(a)與6(b)圖為示意圖係顯示依據本案各種實施例之負載阻抗匹配區域與分數匹配值。

第7(a)與7(b)圖為示意圖係顯示一習知負載阻抗與依據本案各種實施例之包括一分數元件之一負載阻抗的例子。

第8圖顯示依據本案各種實施例之一合成分數階史密斯圖的例子。

第9(a)與9(b)圖顯示依據本案各種實施例之一傳統史密斯圖與一分數階史密斯圖之例子。

第10(a)與10(b)圖係依據本案各種實施例之第2(b)圖之分數階的分數阻抗匹配與負載阻抗匹配區域之示意與圖示。

第11圖顯示一傳統史密斯圖與依據本案各種實施例之分數階史密斯圖的例子。

第12圖顯示依據本案各種實施例之用以決定分數元件資訊之一圖解方法。

第13(a)、13(b)與13(c)圖係依據本案各種實施例之分數階史密斯圖，以顯示α於響應上於頻率中改變的影響之例子。

第14(a)與14(b)圖為標繪圖係顯示依據本案各種實施例之具有分數元件之阻抗匹配。

第15與16圖為流程圖係顯示依據本案各種實施例之決定分數元件資訊之方法。

第17圖為一流程圖係顯示依據本案各種實施例之產生一分數階史密斯圖之方法。

第18圖為一示意方塊圖係顯示依據本案各種實施例之一計算裝置。

1503、1506、…、1518．．．步驟

Claims (21)

1. 一種基於分數階元件之阻抗匹配方法，包括下列步驟：將一傳統史密斯圖(｜α｜=1)與一分數階史密斯圖(｜α｜≠1)進行調準；在該傳統史密斯圖上設置一負載阻抗；由該傳統史密斯圖投射該負載阻抗位置至該分數階史密斯圖上；以及藉由根據至少某些部份之一特徵線阻抗沿著該基於分數階史密斯圖之一匹配圓圈進行轉變，以決定一分數階匹配元件。
2. 如申請專利範圍第1項所述之基於分數階元件之阻抗匹配方法，其中該傳統史密斯圖之反射係數點(Γ_r=-1,Γ_i=0),(Γ_r=0,Γ_i=0)，與(Γ_r=1,Γ_i=0)被分別調準於該分數階史密斯圖之反射係數點(Γ_r=-1,Γⁱ=0),(Γ_r=0,Γ_i=0)，與(Γ_r=1,Γ_i=0)。
3. 如申請專利範圍第1項所述之基於分數階元件之阻抗匹配方法，更包括提供該分數階匹配元件，用以在相應該負載阻抗與跟該特徵線阻抗有關之一傳輸線之間進行連接。
4. 如申請專利範圍第1項所述之基於分數階元件之阻抗匹配方法，更包括取得該負載阻抗與該特徵線阻抗。
5. 如申請專利範圍第4項所述之基於分數階元件之阻抗匹配方法，更包括正規化該負載阻抗。
6. 一種基於分數階元件之阻抗匹配系統，包括：至少一計算裝置；以及一分數階阻抗匹配應用，執行於該至少一計算裝置，該分數階阻抗匹配應用包括：一第一邏輯，用以取得相應與一負載有關之一負載阻抗的一第一組史密斯圖座標(Pα₁)，該史密斯圖座標具有在一第一階(α₁)之一電阻(r)與一阻抗強度(｜z｜)；一第二邏輯，用以根據該第一組史密斯圖座標(Pα₁)與該第一與一第二階(α₁與α₂)決定該第二階之一第二組史密斯圖座標(Pα₂)，其中該第二階係一分數階(｜α₂｜≠1)；以及一第三邏輯，用以根據至少某種程度的該特徵線阻抗由該第二組史密斯圖座標(Pα₂)決定一分數階匹配元件。
7. 如申請專利範圍第6項所述之基於分數階元件之阻抗匹配系統，其中該第一階等於1(｜α₁｜=1)。
8. 如申請專利範圍第6項所述之基於分數階元件之阻抗匹配系統，其中該第一階係一分數階(｜α₁｜≠1)。
9. 如申請專利範圍第6項所述之基於分數階元件之阻抗匹配系統，其中該分數階阻抗匹配應用更包括一第四邏輯，用以由該負載阻抗決定該第一組史密斯圖座標(Pα₁)。
10. 如申請專利範圍第9項所述之基於分數階元件之阻抗匹配系統，更包括與該至少一計算裝置通訊之一阻抗測量裝置，其中該至少一計算裝置被設置來由該阻抗測量 裝置取得該負載阻抗。
11. 如申請專利範圍第9項所述之基於分數階元件之阻抗匹配系統，其中該至少一計算裝置被設置來測量該負載阻抗。
12. 如申請專利範圍第6項所述之基於分數階元件之阻抗匹配系統，其中該第二組史密斯圖座標Pα₂=(r₂,｜z_f2｜)相關於該第一組史密斯圖座標Pα₁=(r₁,｜z_f1｜)如下：
13. 一種顯示分數階(α)史密斯圖的實體物件，該分數階史密斯圖包括：複數不變負載電阻(r_L)曲線，定義為： 其中r_L係一正規化負載電阻且Γ=Γ_r+jΓ_i係一電壓反射係數；以及複數不變分數元件阻抗強度(｜z_f｜)曲線，定義為： 其中z_f係一正規化分數元件阻抗；以及該分數階(α)係落於由-2至2的範圍，且該分數階的強度不等於1(｜α｜≠1)。
14. 如申請專利範圍第13項所述之顯示分數階史密斯圖的實體物件，其中Γ_i>0對應至電感器曲線，且Γ_i< 0對應至電容器曲線。
15. 如申請專利範圍第13項所述之顯示分數階史密斯圖的實體物件，該分數階史密斯圖更包括一傳統史密斯圖(｜α｜=1)，其中相應(Γ_r=-1,Γ_i=0),(Γ_r=0,Γ_i=0)，與(Γ_r=1,Γ_i=0)之分數階史密斯圖與傳統史密斯圖的成對點重疊。
16. 一種產生申請專利範圍第13項之分數階史密斯圖之系統，包括：至少一計算裝置；以及一分數階史密斯圖應用，執行於該至少一計算裝置，該分數階史密斯圖應用包括：一第一邏輯，用以取得該分數階史密斯圖之該分數階(α)；一第二邏輯，用以根據該分數階決定該複數不變負載電阻曲線與該複數不變分數元件阻抗強度曲線；以及一第三邏輯，用以產生該分數階史密斯圖，用以繪圖。
17. 如申請專利範圍第16項所述之系統，其中該分數階史密斯圖被提供來繪製於紙張上。
18. 如申請專利範圍第16項所述之系統，其中該分數階史密斯圖被提供來繪製於一顯示裝置。
19. 如申請專利範圍第16項所述之系統，其中該分數階史密斯圖與相應一定義負載阻抗之一指示被產生。
20. 如申請專利範圍第13項所述之顯示分數階史密斯 圖的實體物件，其中該實體物件係顯示該分數階史密斯圖的一紙張。
21. 如申請專利範圍第13項所述之顯示分數階史密斯圖的實體物件，其中該實體物件係顯示該分數階史密斯圖的一顯示裝置。