TWI539369B - 記憶體控制器 - Google Patents

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TWI539369B TW102140985A TW102140985A TWI539369B TW I539369 B TWI539369 B TW I539369B TW 102140985 A TW102140985 A TW 102140985A TW 102140985 A TW102140985 A TW 102140985A TW I539369 B TWI539369 B TW I539369B
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Description

記憶體控制器
本發明係有關於一種記憶體控制器，特別是有關於一種可利用不同介面與一外部主機進行溝通的記憶體控制器。
NAND快閃記憶體已經成為現在資料儲存的主流，並大幅應用於電子產品中。NAND快閃記憶體亦可製作成記憶卡或是隨身碟。快閃記憶卡包括，小型快閃(Compact Flash；CF)卡、多媒體卡(Multi Media Card；MMC)、崁入多媒體儲存卡(Embedded MultiMedia Card；以下簡稱eMMC)、智慧媒體(Smart Media；SM)卡、安全數位(Secured Digital；SD)卡。
本發明提供一種記憶體控制器，包括一第一傳輸模組、一時脈接腳、一第二傳輸模組、一第一控制模組以及一第二控制模組。第一傳輸模組用以傳送資料，並具有一特定接腳。時脈接腳用以接收一時脈信號，並與第一傳輸模組構成一崁入多媒體儲存卡(eMMC)介面。第二傳輸模組用以傳送資料，並與時脈接腳構成一通用快閃儲存(UFS)介面。當特定接腳的位準為一第一位準時，第一控制模組根據時脈信號並透過第一傳輸模組與一外部主機進行溝通。當特定接腳的位準為一第二位準時，第二控制模組根據時脈信號並透過第二傳輸模組與外 部主機進行溝通。第一位準大於第二位準。
本發明另提供一種記憶體控制器，包括一第一傳輸模組、一特定接腳、一時脈接腳、一第二傳輸模組、一第一控制模組以及一第二控制模組。第一傳輸模組用以傳送資料。時脈接腳用以接收一時脈信號，並與第一傳輸模組構成一崁入多媒體儲存卡(eMMC)介面。第二傳輸模組用以傳送資料，並與時脈接腳構成一通用快閃儲存(UFS)介面。當特定接腳的位準為一第一位準時，第一控制模組根據時脈信號並透過第一傳輸模組與一外部主機進行溝通。當特定接腳的位準為一第二位準時，第二控制模組根據時脈信號並透過第二傳輸模組與外部主機進行溝通。第一位準大於第二位準。
為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧存取系統
110‧‧‧外部主機
130‧‧‧記憶陣列
470、480‧‧‧開關
360、460‧‧‧偵測模組
SC‧‧‧控制信號
CMD‧‧‧命令接腳
DAT0~DAT7‧‧‧資料接腳
RX‧‧‧接收接腳
TX‧‧‧傳送接腳
RL、RH‧‧‧電阻
VH、VL‧‧‧位準
Ref/CLK、Ref、CLK‧‧‧時脈接腳
350、450、650、750‧‧‧設定模組
SCLK、SCLK1、SCLK2‧‧‧時脈信號
120、200、300、400、500、600、700‧‧‧記憶體控制器
250‧‧‧設定模組
210、220、310、320、410、420、510、520、610、620、710、720‧‧‧傳輸模組
230、240、330、340、430、440、530、540、630、730、740‧‧‧控制模組
第1圖為本發明之存取系統之示意圖。
第2-7圖為本發明之記憶體控制器之部分實施例。
第1圖為本發明之存取系統之示意圖。如圖所示，存取系統100包括一外部主機(Host)110、一記憶體控制器(memory controller)120以及一記憶陣列130。外部主機110透過記憶體控制器120存取記憶陣列130。本發明並不限定外部主機110的種類。只要具有運算功能的裝置均可作為外部主機110。
在本實施例中，記憶陣列130具有許多記憶胞。該 等記憶胞係以陣列方式排列。在一些實施例中，記憶體控制器120與記憶陣列130整合成一記憶裝置，如隨身碟或記憶卡。本發明並不限定記憶裝置的種類。舉例而言，記憶裝置係為非揮發性記憶體或是揮發性記憶體。
在本實施例中，記憶體控制器120係為一複合式控制器，具有一eMMC介面及一通用快閃儲存(Universal Flash Storage；以下簡稱UFS)介面。當外部主機110使用eMMC協定或是UFS協定輸出控制命令時，記憶體控制器120均可根據外部主機110所提供的控制命令，存取記憶陣列130。由於記憶體控制器120可辨認不同協定，故可搭配不同種類的外部主機，因此大幅提高記憶體控制器120的適用性及相容性。
第2圖為本發明之記憶體控制器之一可能實施例。如圖所示，記憶體控制器200包括傳輸模組210、220、一時脈接腳Ref/CLK、控制模組230及240。在本實施例中，傳輸模組210與時脈接腳Ref/CLK構成一eMMC介面，傳輸模組220與時脈接腳Ref/CLK構成一UFS介面。時脈接腳Ref/CLK接收一時脈信號SCLK。在一可能實施例中，時脈信號SCLK係由外部主機110所提供。由於傳輸模組210與220共用一時脈接腳，故可節省元件空間及降低成本。
在一可能實施例中，傳輸模組210具有一命令接腳CMD及資料接腳DAT0~DAT7。命令接腳CMD用以接收一控制命令。資料接腳DAT0~DAT7用以傳送資料。本發明並不限定資料接腳的數量。在另一可能實施例中，傳輸模組210可能僅具有一資料接腳或是四資料接腳。
傳輸模組220具有一接收接腳RX以及一傳送接腳TX。接收接腳RX用以接收外部主機110所提供的資料。傳送接腳TX用以提供資料予外部主機110。在本實施例中，接收接腳RX以及傳送接腳TX係以串列(serial)方式傳送資料。
控制模組230及240根據一特定接腳的位準，決定是否與外部主機110進行溝通。在本實施例中，資料接腳DAT0作為該特定接腳，但並非用以限制本發明。在一可能實施例中，資料接腳DAT1~DAT7之任一者均可作為一特定接腳。在其它實施例中，控制模組230及240可整合成單一控制晶片，稍後將於第6圖說明。
由於資料接腳DAT0作為特定接腳，因此，一設定模組250耦接資料接腳DAT0，用以設定資料接腳DAT0的位準。在一可能實施例中，設定模組250具有一下拉電阻RL。下拉電阻RL的一端耦接資料接腳DAT0，另一端接收一低位準VL。因此，當資料接腳DAT0未接收到其它信號時，其位準將維持在低位準VL。本發明並不限定設定模組250的實施方式。只要能夠提供一預設位準予資料接腳DAT0的元件或電路架構，均可作為設定模組250。
在本實施例中，控制模組230及240根據資料接腳DAT0的位準而動作。本發明並不限定控制模組230及240的內部電路架構。在一可能實施例中，控制模組230係為一eMMC控制器，而控制模組240係為一UFS控制器。
當外部主機110係使用eMMC協定時，則在外部主機110耦接記憶體控制器120時，外部主機110內的一上拉電阻 RH將串聯下拉電阻RL。由於上拉電阻RH一端接收一高位準VH，因此，資料接腳DAT0的位準將由低位準VL切換至高位準VH。當資料接腳DAT0的位準為一第一位準(比低位準VL高)時，控制模組230根據時脈信號SCLK並透過傳輸模組210與外部主機110進行溝通。此時，控制模組240不動作。
當外部主機110係使用UFS協定時，在外部主機110耦接記憶體控制器120時，資料接腳DAT0的位準不會受到影響，因此，維持在低位準VL。在本實施例中，由於資料接腳DAT0的位準為一第二位準(如低位準)，因此，控制模組240根據時脈信號SCLK並透過傳輸模組240與外部主機110進行溝通。此時，控制模組230不動作。在一可能實施例中，高位準VH大於低位準VL。
在其它實施例中，藉由停止提供時脈信號SCLK或是操作電壓予控制模組230或240時，便可禁能控制模組230或240，使控制模組230或240不動作。由於控制模組230及240不會同時動作，因此，可節省功率損耗。
第3圖為本發明之記憶體控制器之另一可能實施例。第3圖相似第2圖，不同之處在於第3圖的記憶體控制器300更具有一偵測模組360。在其它實施例中，偵測模組360可整合於控制模組330及340之至少一者中。偵測模組360根據特定接腳(如資料接腳DAT0)的位準，產生一控制信號SC。
在本實施例中，當資料接腳DAT0的位準等於第一位準(比位準VL高)時，控制信號SC為一第一狀態，因此，控制模組330根據時脈信號SCLK並透過傳輸模組310與外部主機110 進行溝通；當資料接腳DAT0的位準等於第二位準(如VL)時，控制信號SC為一第二狀態。因此，控制模組340根據時脈信號SCLK並透過傳輸模組320與外部主機110進行溝通。
第4圖為本發明之記憶體控制器之另一可能實施例。第4圖相似第3圖，不同之處在於第4圖的記憶體控制器400更具有開關470及480。在本實施例中，開關470及480根據控制信號SC，選擇性地傳送時脈信號SCLK。在一些實施例中，開關470及480不會同時導通。
當特定接腳(如資料接腳DAT0)的位準等於第一位準(比位準VL高)時，控制信號SC為一第一狀態。因此，開關470導通，而開關480不導通。開關470將時脈信號SCLK提供予控制模組430。因此，控制模組230根據時脈信號SCLK並透過傳輸模組210與外部主機110進行溝通。由於開關480不導通，因此，控制模組440無法接收到時脈信號SCLK，故停止動作。
當資料接腳DAT0的位準等於第二位準(如VL)時，控制信號SC為一第二狀態，因而導通開關480並且不導通開關470。開關480將時脈信號SCLK傳送至控制模組440。因此，控制模組440根據時脈信號SCLK並透過傳輸模組420與外部主機110進行溝通。由於開關470不導通，因此，控制模組430無法接收到時脈信號SCLK，故停止動作。
第5圖為本發明之記憶體控制器之另一可能實施例。第5圖相似第2圖，不同之處在於第5圖的記憶體控制器500具有兩獨立時脈接腳Ref及CLK，分別接收時脈信號SCLK1及SCLK2。在本實施例中，傳輸模組510與時脈接腳Ref構成eMMC 介面，傳輸模組520與時脈接腳CLK構成UFS介面。
當外部主機110使用eMMC協定時，資料接腳DAT0的位準將發生變化，如從低位準VL變化至高位準VH，因此，控制模組530根據時脈接腳Ref上的時脈信號SCLK1並透過傳輸模組510與外部主機110進行溝通。此時，由於資料接腳DAT0不為低位準VL，因此，控制模組540被禁能。本發明並不限定禁能控制模組540的方法。在一可能實施例中，藉由停止供電予控制模組540或是停止提供時脈信號SCLK2予控制模組540，便可禁能控制模組540，使控制模組540不動作。
當外部主機110使用UFS協定時，資料接腳DAT0維持在低位準VL，因此，控制模組540根據時脈接腳CLK上的時脈信號SCLK2並透過傳輸模組520與外部主機110進行溝通。此時，控制模組530為禁能狀態。在一可能實施例中，根據資料接腳DAT0的位準狀態，停止供電予控制模組530或是停止提供時脈信號SCLK1予控制模組530，便可禁能控制模組530。在其它實施例中，第5圖的兩獨立時脈接腳Ref及CLK可應用至第3及4圖中。
由於控制模組530及540不會同時動作，故可降低功率損耗。再者，藉由判斷資料接腳DAT0的位準狀態，便可得知外部主機所使用的協定，再根據得知的協定與外部主機進行溝通，因此，大幅提高記憶體控制器的相容性及適用性。
第6圖為本發明之記憶體控制器之另一可能實施例。第6圖相似第2圖，不同之處在於第6圖的記憶體控制器600僅具有單一控制模組630。在一可能實施例中，控制模組630係 為第2圖的控制模組230及240的整合結果。在另一可能實施例中，第5圖的兩獨立時脈接腳亦可應用在第6圖中。
在本實施例中，當資料接腳DAT0為高位準時，控制模組630根據時脈信號SCLK，並透過傳輸模組610與外部主機110進行溝通。當資料接腳DAT0為低位準時，控制模組630根據時脈信號SCLK，並透過傳輸模組620與外部主機110進行溝通。
第7圖為本發明之記憶體控制器之另一可能實施例中。第7圖相似第2圖，不同之處在於第7圖的記憶體控制器700具有一額外接腳Opt。額外接腳Opt作為一特定接腳，並耦接設定模組750。控制模組730及740根據額外接腳Opt的位準而動作。
當外部主機110使用eMMC協定時，外部主機110內的一上拉電阻RH將串聯下拉電阻RL。在一可能實施例中，額外接腳Opt的位準將發生變化，如由低位準VL變化至高位準VH。因此，控制模組730根據時脈信號SCLK，並透過傳輸模組710與外部主機110溝通。此時，控制模組740不動作。
當外部主機110使用UFS協定時，額外接腳Opt的位準將維持在低位準VL。因此，控制模組740根據時脈信號SCLK，並透過傳輸模組720與外部主機110溝通。在此實施例中，控制模組730不動作。在其它實施例中，第7圖的額外接腳Opt亦可應用至第3-6圖。另外，第5圖的兩獨立時脈接腳及第6圖的整合控制模組亦可同時或分別應用在第7圖中。
除非另作定義，在此所有詞彙(包含技術與科學詞 彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧記憶體控制器
210、220‧‧‧傳輸模組
Ref/CLK‧‧‧時脈接腳
230、240‧‧‧控制模組
250‧‧‧設定模組
SCLK‧‧‧時脈信號
DAT0~DAT7‧‧‧資料接腳
RX‧‧‧接收接腳
TX‧‧‧傳送接腳
RL、RH‧‧‧電阻
VH、VL‧‧‧位準

Claims (14)

  1. 一種記憶體控制器，包括：一第一傳輸模組，用以傳送資料，並具有一特定接腳；一時脈接腳，用以接收一時脈信號，並與該第一傳輸模組構成一崁入多媒體儲存卡(eMMC)介面；一第二傳輸模組，用以傳送資料，並與該時脈接腳構成一通用快閃儲存(UFS)介面；一第一控制模組，當該特定接腳的位準為一第一位準時，根據該時脈信號並透過該第一傳輸模組與一外部主機進行溝通；以及一第二控制模組，當該特定接腳的位準為一第二位準時，根據該時脈信號並透過該第二傳輸模組與該外部主機進行溝通，該第一位準大於該第二位準。
  2. 如申請專利範圍第1項所述之記憶體控制器，更包括：一第一電阻，具有一第一端以及一第二端，該第一端耦接該特定接腳，該第二端接收該第二位準。
  3. 如申請專利範圍第2項所述之記憶體控制器，其中當該外部主機的一第二電阻串聯該第一電阻時，該特定接腳的位準等於該第一位準。
  4. 如申請專利範圍第2項所述之記憶體控制器，其中當該第一電阻並未串聯該外部主機的一第二電阻時，該特定接腳的位準等於該第二位準。
  5. 如申請專利範圍第1項所述之記憶體控制器，更包括：一偵測模組，根據該特定接腳的位準，產生一控制信號。
  6. 如申請專利範圍第5項所述之記憶體控制器，其中當該特定接腳的位準等於該第一位準時，該控制信號為一第一狀態，並且該第一控制模組根據該時脈信號並透過該第一傳輸模組與該外部主機進行溝通；當該特定接腳的位準等於該第二位準時，該控制信號為一第二狀態，該第二控制模組根據該時脈信號並透過該第二傳輸模組與該外部主機進行溝通。
  7. 如申請專利範圍第5項所述之記憶體控制器，更包括：一第一開關，根據該控制信號，將該時脈信號提供予該第一控制模組，其中該第一控制模組根據該時脈信號並透過該第一傳輸模組與該外部主機進行溝通；以及一第二開關，根據該控制信號，將該時脈信號提供予該第二控制模組，其中該第二控制模組根據該時脈信號SCLK並透過該第二傳輸模組與該外部主機進行溝通。
  8. 一種記憶體控制器，包括：一第一傳輸模組，用以傳送資料；一特定接腳；一時脈接腳，用以接收一時脈信號，並與該第一傳輸模組構成一崁入多媒體儲存卡(eMMC)介面；一第二傳輸模組，用以傳送資料，並與該時脈接腳構成一通用快閃儲存(UFS)介面；一第一控制模組，當該特定接腳的位準為一第一位準時，根據該時脈信號並透過該第一傳輸模組與一外部主機進行溝通；以及 一第二控制模組，當該特定接腳的位準為一第二位準時，根據該時脈信號並透過該第二傳輸模組與該外部主機進行溝通，該第一位準大於該第二位準。
  9. 如申請專利範圍第8項所述之記憶體控制器，更包括：一第一電阻，具有一第一端以及一第二端，該第一端耦接該特定接腳，該第二端接收該第二位準。
  10. 如申請專利範圍第9項所述之記憶體控制器，其中當該外部主機的一第二電阻串聯該第一電阻時，該特定接腳的位準等於該第一位準。
  11. 如申請專利範圍第9項所述之記憶體控制器，其中當該第一電阻並未串聯該外部主機的一第二電阻時，該特定接腳的位準等於該第二位準。
  12. 如申請專利範圍第8項所述之記憶體控制器，更包括：一偵測模組，根據該特定接腳的位準，產生一控制信號。
  13. 如申請專利範圍第12項所述之記憶體控制器，其中當該特定接腳的位準等於該第一位準時，該控制信號為一第一狀態，並且該第一控制模組根據該時脈信號並透過該第一傳輸模組與該外部主機進行溝通；當該特定接腳的位準等於該第二位準時，該控制信號為一第二狀態，該第二控制模組根據該時脈信號並透過該第二傳輸模組與該外部主機進行溝通。
  14. 如申請專利範圍第12項所述之記憶體控制器，更包括：一第一開關，根據該控制信號，將該時脈信號提供予該第一控制模組，其中該第一控制模組根據該時脈信號並透過 該第一傳輸模組與該外部主機進行溝通；以及一第二開關，根據該控制信號，將該時脈信號提供予該第二控制模組，其中該第二控制模組根據該時脈信號並透過該第二傳輸模組與該外部主機進行溝通。
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