TWI526859B - 應用於積體電路之實體設計驗證之方法及其裝置 - Google Patents

Description

應用於積體電路之實體設計驗證之方法及其裝置

本發明係關於積體電路，特別係關於應用於積體電路之實體設計驗證之方法及其裝置。

積體電路製造技術之不斷進步使得積體電路晶片之最小尺寸也一直下降。然於，在此縮小晶片尺寸趨勢之實體設計中，更需要考慮製造能力(manufacturability)對積體電路晶片所造成良率(yield)和可靠度(reliability)之影響。據此，除了在實體之積體電路晶片製作完成後之測試及驗證階段，積體電路之實體設計驗證亦為電路設計流程中重要的一環。

在各種積體電路之實體設計驗證中，物理設計驗證之步驟係確認一積體電路設計是否符合所有流程規則。幾何設計規則藉由檢查一電路之最終佈局之相對位置或語法(syntax)確保該電路得以正確地製造。然而，功能正確性檢驗將由可操縱電路作動及其行為之模擬器(simulator)和驗證器(verifier)協助完成。電氣規則檢查(electrical rule check)或設計規則檢查(design rule check)則用以處理佈局語法及複雜行為分析。電氣規則為一電路之相關屬性規定，其可藉由幾何及連結關係決定。

在各種積體電路之實體設計驗證之軟體或硬體中，佈局比對示意圖(layout versus schematic，LVS)軟體係用以比對一積體電路之原始電路清單及該電路之圖形資料系統 是否一致。該佈局對示意圖軟體首先根據該電路之圖形資料系統產生一佈局電路清單，並針對該原始電路清單及該佈局電路清單加以比對。若比對結果不一致，則電路設計人員可根據比對結果修改該電路之佈局及繞線，亦即產生一更新之圖形資料系統，再重新比對該原始電路清單及該更新之圖形資料系統。

然而，不論是電路設計人員根據一積體電路之原始電路清單產生該積體電路之佈局圖，或是根據佈局比對示意圖軟體所提供之比對結果修改該積體電路之佈局圖，皆有可能在佈局圖之製作過程中將兩個不同訊號網路之電路連接在一起，此種錯誤即稱之為電路短路。常見的電路短路形式包含供電網路和接地網路之短路，然而電路短路可包含各種訊號網路之誤接，而不侷限於供電網路和接地網路之短路。

由於積體電路之電路短路係發生於積體電路之佈局圖內，故較難以以人工方式尋找短路所發生之位置。據此，為解決積體電路之電路短路，現行存在一種實體設計驗證之軟體以尋找積體電路內之短路位置。圖1顯示一習知之積體電路之短路位置搜尋方法之流程圖。在步驟102，根據使用者設定之編輯檔案或是電路佈局之資料檔案輸入一積體電路之虛擬文字，並進入步驟104。在步驟104，根據該積體電路內之虛擬文字定位該積體電路內之可能短路位置。

圖2顯示一積體電路之電路短路之局部示意圖。如圖2 所示，該積體電路200包含元件202、204和206，其中該等元件202、204和206各包含四個輸出入端。該等元件202、204和206係由一供電網路和一接地網路串聯，而一金屬線250係橫跨該供電網路和該接地網路而造成電路短路。

若應用圖1所示習知之積體電路短路位置之搜尋方法於圖2之積體電路200。在步驟102，使用者於端點A輸入其為一供電網路VDD，並於端點B輸入其為一接地網路VSS。在步驟104，根據該積體電路200內之虛擬文字VDD和VSS定位該積體電路內之可能短路位置。

然而，習知之積體電路短路位置之搜尋方法存在許多缺點。首先，使用者可能提供錯誤之積體電路之虛擬文字而造成該搜尋方法無法提供正確之電路短路位置。其次，使用者為避免提供錯誤之積體電路之虛擬文字，可能提供過少之積體電路之虛擬文字，這將造成習知之積體電路短路位置之搜尋方法耗費大量時間尋找該短路位置，甚至將難以找出該短路位置。

據此，業界所需要的是一種有效的方法及其裝置，其可大幅壓縮搜尋積體電路之短路位置時所耗費之時間，以使得整個電路設計流程能更有效率。

本發明係藉由利用佈局比對示意圖之比對結果標示一積體電路內之元件之輸出入端之虛擬文字，以達到廣泛增加積體電路內之虛擬文字之目的。透過該等廣泛增加之虛擬文字可大幅壓縮搜尋積體電路之短路位置時所需之 時間。

本發明提供一種應用於積體電路之實體設計驗證之方法，包含下列步驟：比對一積體電路之原始電路清單及該積體電路之佈局資料；以及根據比對結果標示該積體電路內之元件之輸出入端之虛擬文字。

本發明提供另一種應用於積體電路之實體設計驗證之方法，包含下列步驟：根據一積體電路之原始電路清單及該積體電路之佈局資料之比對結果標示該積體電路內之元件之輸出入端之虛擬文字；以及根據該積體電路內之虛擬文字定位該積體電路內之可能短路位置。

本發明提供一種應用於積體電路之實體設計驗證之裝置，包含一比對單元和一標示單元。該比對單元係比對一積體電路之原始電路清單及該積體電路之佈局資料。該標示單元係根據該比對單元所提供之比對結果標示該積體電路內之元件之輸出入端之虛擬文字。

本發明提供另一種應用於積體電路之實體設計驗證之裝置，包含一標示單元和一定位單元。該標示單元係根據一積體電路之原始電路清單及該積體電路之佈局資料之比對結果標示該積體電路內之元件之輸出入端之虛擬文字。該定位單元係根據該標示單元所提供之虛擬文字確認該積體電路內之可能短路位置。

上文已經概略地敍述本發明之技術特徵，俾使下文之詳細描述得以獲得較佳瞭解。構成本發明之申請專利範圍標的之其它技術特徵將描述於下文。本發明所屬技術領域 中具有通常知識者應可瞭解，下文揭示之概念與特定實施例可作為基礎而相當輕易地予以修改或設計其它結構或製程而實現與本發明相同之目的。本發明所屬技術領域中具有通常知識者亦應可瞭解，這類等效的建構並無法脫離後附之申請專利範圍所提出之本發明的精神和範圍。

本發明在此所探討的方向為一種應用於積體電路之實體設計驗證之方法及其裝置。為了能徹底地瞭解本發明，將在下列的描述中提出詳盡的步驟及組成。顯然地，本發明的施行並未限定於電路設計之技藝者所熟習的特殊細節。另一方面，眾所周知的組成或步驟並未描述於細節中，以避免造成本揭露不必要之限制。本發明的較佳實施例會詳細描述如下，然而除了這些詳細描述之外，本發明還可以廣泛地施行在其他的實施例中，且本發明的範圍不受限定，其以之後的專利範圍為準。

根據本發明之一實施例所提供之應用於積體電路之實體設計驗證之方法係藉由利用佈局比對示意圖之比對結果標示一積體電路內之元件之輸出入端之虛擬文字，以達到廣泛增加積體電路內之虛擬文字之目的。

根據本發明之另一實施例所提供之應用於積體電路之實體設計驗證之方法係根據本發明之一實施例所提供之應用於積體電路之實體設計驗證之方法標示所欲搜尋之積體電路內之虛擬文字，並藉由該等廣泛增加之虛擬文字可大幅壓縮搜尋積體電路之短路位置時所需之時間。

圖3顯示本發明之一實施例之應用於積體電路之實體設計驗證之方法之流程圖。在步驟302，根據一積體電路之佈局資料產生該積體電路內之元件之輸出入端之資料，並進入步驟304。在步驟304，比對該積體電路之原始電路清單及該積體電路之佈局資料，並進入步驟306。在步驟306，根據比對結果及該等輸出入端之資料標示該積體電路內之元件之輸出入端之虛擬文字。

在本發明之一實施例中，步驟306係根據該原始電路清單中該等比對正確之元件標示其輸出入端之虛擬文字。在本發明之另一實施例中，步驟306係根據該原始電路清單中該等比對正確之元件之所有輸出入端及該等輸出入端連接之節點標示該等比對正確之元件內之所有輸出入端之虛擬文字。在本發明之又一實施例中，步驟302所產生之該等輸出入端之資料包含該等元件之名稱、該等元件之輸出入端之名稱、該等元件之輸出入端之座標及該等元件之輸出入端所在之階層位置。

若應用圖3所示之應用於積體電路之實體設計驗證之方法於圖2之積體電路200。在步驟302，根據該積體電路200之佈局資料產生該積體電路200內之元件之輸出入端之資料，亦即該等元件202、204和206之各四個輸出入端之資料。在步驟304，比對該積體電路200之原始電路清單及該積體電路200之佈局資料，其中比對結果為該等元件202、204和206皆為比對正確之元件。在步驟306，根據比對結果及該等輸出入端之資料標示該積體電路200內之元件 之輸出入端之虛擬文字。由於該等元件202、204和206皆為比對正確之元件，故其輸出入端亦為正確之資料。據此，該等元件202、204和206之輸出入端皆標示以相應之虛擬文字。換言之，步驟306係根據該原始電路清單中該等比對正確之元件202、204和206之輸出入端C~N及該等輸出入端連接之節點VDD和VSS標示該積體電路200內之元件之輸出入端之虛擬文字。

圖4顯示根據上述實施例以標示該積體電路200之虛擬文字之示意圖。如圖4所示，該等元件202、204和206之輸出入端C~N皆標示其相應之虛擬文字，亦即該等輸出入端C~N連接之節點，其中輸出入端C~H係標示VDD，而輸出入端I~N係標示VSS。

圖5顯示本發明之另一實施例之應用於積體電路之實體設計驗證之方法之流程圖。在步驟502，根據一積體電路之佈局資料產生該積體電路內之元件之輸出入端之資料，並進入步驟504。在步驟504，比對該積體電路之原始電路清單及該積體電路之佈局資料，並進入步驟506。在步驟506，根據比對結果及該等輸出入端之資料標示該積體電路內之元件之輸出入端之虛擬文字，並進入步驟508。在步驟508，根據該積體電路內之虛擬文字定位該積體電路內之可能短路位置。

如圖5所示，該應用於積體電路之實體設計驗證之方法係應用圖3所示之應用於積體電路之實體設計驗證之方法以搜尋一積體電路之短路位置。在本發明之一實施例中 ，步驟506係根據該原始電路清單中該等比對正確之元件標示其輸出入端之虛擬文字。在本發明之另一實施例中，步驟506係根據該原始電路清單中該等比對正確之元件之所有輸出入端及該等輸出入端連接之節點標示該等比對正確之元件內之所有輸出入端之虛擬文字。在本發明之又一實施例中，步驟502所產生之該等輸出入端之資料包含該等元件之名稱、該等元件之輸出入端之名稱、該等元件之輸出入端之座標及該等元件之輸出入端所在之階層位置。在本發明之再一實施例中，步驟508係根據該等輸出入端之虛擬文字及外部輸入之虛擬文字定位該積體電路內之可能短路位置。在本發明之再一實施例中，步驟508係根據一最短路徑演算法執行。

若應用圖5所示之應用於積體電路之實體設計驗證之方法於圖2之積體電路200。在步驟502至506，該積體電路200所標示之虛擬文字係如圖6所示。如圖6所示，該等元件202、204和206之輸出入端C~N皆標示其相應之虛擬文字，其中輸出入端C~H係標示VDD，而輸出入端I~N係標示VSS。

在步驟508，根據該積體電路200內之虛擬文字定位該積體電路200內之可能短路位置。如圖6所示，由於該等輸出入端F、G、L和M皆以標示相應之虛擬文字，故僅需由該等輸出入端F、G、L和M所構成之訊號網路內尋找該積體電路200內之短路位置。相較於圖2所示之積體電路之電路短路之局部示意圖，習知之積體電路短路位置之搜尋方 法需於端點A和B之間尋找該積體電路200內之短路位置。據此，本實施例所提供之應用於積體電路之實體設計驗證之方法可大幅縮小尋找範圍，故可大幅壓縮搜尋積體電路之短路位置時所需之時間。

圖7顯示根據本發明之一實施例之應用於積體電路之實體設計驗證之裝置之示意圖。如圖7所示，該裝置700包含一蒐集單元702、一比對單元704和一標示單元706。該蒐集單元702係根據一積體電路之佈局資料產生該積體電路內之元件之輸出入端之資料。該比對單元704係比對該積體電路之原始電路清單及該積體電路之佈局資料。該標示單元706根據該比對單元704所提供之比對結果及該蒐集單元702所提供之該等元件之輸出入端之資料標示該積體電路內之元件之輸出入端之虛擬文字。

在本發明之一實施例中，該標示單元706係根據該原始電路清單中該等比對正確之元件標示其輸出入端之虛擬文字。在本發明之另一實施例中，該標示單元706係根據該原始電路清單中該等比對正確之元件之所有輸出入端及該等輸出入端連接之節點標示該等比對正確之元件內之所有輸出入端之虛擬文字。在本發明之又一實施例中，該蒐集單元702所產生之輸出入端之資料包含該等元件之名稱、該等元件之輸出入端之名稱、該等元件之輸出入端之座標及該等元件之輸出入端所在之階層位置。

以下例示應用本發明之一實施例之應用於積體電路之實體設計驗證之裝置於圖2之積體電路之電路短路之局部 示意圖。該蒐集單元702首先根據該積體電路200之佈局資料產生該積體電路200內之該等元件204、206及208之輸出入端C~N之資料。其次，該比對單元704係比對該積體電路200之原始電路清單及該積體電路200之佈局資料。接著，該標示單元706即根據比對結果及該等輸出入端C~N之資料標示該積體電路200內之該等元件204、206及208之輸出入端C~N之虛擬文字。該標示之結果即如圖4所示。

圖8顯示根據本發明之另一實施例之應用於積體電路之實體設計驗證之裝置之示意圖。如圖8所示，該裝置800包含一蒐集單元802、一比對單元804、一標示單元806和一定位單元808。該蒐集單元802係根據一積體電路之佈局資料產生該積體電路內之元件之輸出入端之資料。該比對單元804係比對該積體電路之原始電路清單及該積體電路之佈局資料。該標示單元806根據該比對單元804所提供之比對結果及該蒐集單元802所提供之該等元件之輸出入端之資料標示該積體電路內之元件之輸出入端之虛擬文字。該定位單元808係根據該標示單元806所提供之虛擬文字定位該積體電路內之可能短路位置。

如圖8所示，該應用於積體電路之實體設計驗證之裝置係應用圖7所示之應用於積體電路之實體設計驗證之裝置以搜尋一積體電路之短路位置。在本發明之一實施例中，該標示單元806係根據該原始電路清單中該等比對正確之元件標示其輸出入端之虛擬文字。在本發明之另一實施例中，該標示單元806係根據該原始電路清單中該等比對 正確之元件之所有輸出入端及該等輸出入端連接之節點標示該等比對正確之元件內之所有輸出入端之虛擬文字。在本發明之又一實施例中，該蒐集單元802所產生之輸出入端之資料包含該等元件之名稱、該等元件之輸出入端之名稱、該等元件之輸出入端之座標及該等元件之輸出入端所在之階層位置。在本發明之再一實施例中，該定位單元808係根據該標示單元806所提供之虛擬文字及外部輸入之虛擬文字定位該積體電路內之可能短路位置。在本發明之再一實施例中，該定位單元808係根據一最短路徑演算法操作。

以下例示應用本發明之一實施例之應用於積體電路之實體設計驗證之裝置於圖2之積體電路之電路短路之局部示意圖。類似於圖7之標示積體電路之虛擬文字之裝置，該蒐集單元802、該比對單元804和該標示單元806係共同運作以標示該積體電路200內之元件C~N之輸出入端之虛擬文字。該定位單元808即根據該標示單元806所提供之虛擬文字定位該積體電路200內之短路位置250。

圖7及圖8所示之裝置皆可以硬體方式實現，亦可以軟體利用一硬體實現。例如，可藉由一電腦執行一軟體程式而實現該裝置。

綜上所述，本發明之一實施例所提供之應用於積體電路之實體設計驗證之方法及其裝置係利用佈局比對示意圖之比對結果標示一積體電路內各元件之輸出入端之虛擬文字，其中根據該佈局比對示意圖之比對結果所標示之各元 件之輸出入端之虛擬文字之數量可遠多於習知技術之手動輸入積體電路之虛擬文字。再者，本發明之另一實施例所提供之應用於積體電路之實體設計驗證之方法及其裝置係根據本發明之一實施例所提供之應用於積體電路之實體設計驗證之方法及其裝置，利用該等積體電路之虛擬文字尋找該積體電路之短路位置。由於本發明可提供遠較多於習知技術之積體電路之虛擬文字，故本發明之方法及其裝置可大幅縮減所需尋找短路位置之區塊，進而達到大幅壓縮搜尋積體電路之短路位置時所需之時間之目的。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。

102‧‧‧根據使用者設定之編輯檔案或是電路佈局之資料檔案輸入一積體電路之虛擬文字之步驟

104‧‧‧根據該積體電路內之虛擬文字定位該積體電路內之可能短路位置之步驟

200‧‧‧積體電路

202‧‧‧元件

204‧‧‧元件

206‧‧‧元件

250‧‧‧金屬線

302‧‧‧根據一積體電路之佈局資料產生該積體電路內之元件之輸出入端之資料之步驟

304‧‧‧比對該積體電路之原始電路清單及該積體電路之佈局資料之步驟

306‧‧‧根據該原始電路清單中該等比對正確之元件標示其輸出入端之虛擬文字

502‧‧‧根據一積體電路之佈局資料產生該積體電路內之元件之輸出入端之資料之步驟

504‧‧‧比對該積體電路之原始電路清單及該積體電路之佈局資料之步驟

506‧‧‧根據比對結果及該等輸出入端之資料標示該積體電路內之元件之輸出入端之虛擬文字之步驟

508‧‧‧根據該積體電路內之虛擬文字定位該積體電路內之可能短路位置之步驟

700‧‧‧裝置

702‧‧‧蒐集單元

704‧‧‧比對單元

706‧‧‧標示單元

800‧‧‧裝置

802‧‧‧蒐集單元

804‧‧‧比對單元

806‧‧‧標示單元

808‧‧‧定位單元

A和B‧‧‧端點

C~N‧‧‧輸出入端

圖1顯示一習知之積體電路短路位置之搜尋方法之流程圖；圖2顯示一積體電路之電路短路之局部示意圖；圖3顯示本發明之一實施例之應用於積體電路之實體設計驗證之方法之流程圖；圖4顯示根據本發明之一實施例之應用於積體電路之實體設計驗證之方法標示一積體電路之虛擬文字之示意圖；圖5顯示本發明之另一實施例之應用於積體電路之實 體設計驗證之方法之流程圖；圖6顯示根據本發明之另一實施例之應用於積體電路之實體設計驗證之方法搜尋一積體電路之短路位置之示意圖；圖7顯示根據本發明之一實施例之應用於積體電路之實體設計驗證之裝置之示意圖；以及圖8顯示根據本發明之另一實施例之應用於積體電路之實體設計驗證之裝置之示意圖。

502‧‧‧根據一積體電路之佈局資料產生該積體電路內之元件之輸出入端之資料之步驟

504‧‧‧比對該積體電路之原始電路清單及該積體電路之佈局資料之步驟

506‧‧‧根據比對結果及該等輸出入端之資料標示該積體電路內之元件之輸出入端之虛擬文字之步驟

508‧‧‧根據該積體電路內之虛擬文字定位該積體電路內之可能短路位置之步驟

Claims (29)

1. 一種應用於積體電路之實體設計驗證之方法，包含：提取一積體電路之佈局資料；比對該積體電路之一原始電路清單及該積體電路之佈局資料；以及根據比對之一結果，施加限制至該積體電路且重新評估該經提取之佈局資料。
2. 根據請求項1之方法，其進一步包含：根據比對之該結果標示虛擬文字至該積體電路內元件之輸出入端，其中標示虛擬文字係根據該原始電路清單中該等比對正確之元件而執行。
3. 根據請求項2之方法，其中標示虛擬文字係進一步根據該原始電路清單中該等比對正確之元件之所有輸出入端及該等輸出入端連接之節點而執行。
4. 根據請求項2之方法，其進一步包含：根據該積體電路之佈局資料在該積體電路內之元件之輸出入端產生資料；其中標示虛擬文字包含根據該比對結果及該等輸出入端之資料標示該等輸出入端之所有虛擬文字。
5. 根據請求項4之方法，其中該等輸出入端之資料包含該等元件之名稱、該等元件之輸出入端之名稱、該等元件之輸出入端之座標及該等元件之輸出入端所在之一階層位置。
6. 根據請求項2之方法，其進一步包含： 根據該積體電路內之虛擬文字定位該積體電路內之可能短路位置。
7. 根據請求項6之方法，其中該積體電路內之虛擬文字包含該等輸出入端之虛擬文字及外部輸入之虛擬文字。
8. 根據請求項6之方法，其中該定位該積體電路內之可能短路位置係根據一最短路徑演算法執行。
9. 一種應用於積體電路之實體設計驗證之方法，包含：根據一積體電路之原始電路清單及該積體電路之佈局資料之比對結果標示該積體電路內之元件之輸出入端之虛擬文字並根據比對之一結果施加限制至該積體電路且重新評估該經提取之佈局資料；以及根據該積體電路內之虛擬文字定位該積體電路內之可能短路位置。
10. 根據請求項9之方法，其中標示虛擬文字包含根據該原始電路清單中該等比對正確之元件標示該積體電路內輸出入端之虛擬文字。
11. 根據請求項10之方法，其中標示虛擬文字包含根據原始電路清單中該等比對正確之元件之所有輸出入端及該等輸出入端連接之節點標示該等比對正確之元件內之所有輸出入端之虛擬文字。
12. 根據請求項9之方法，其進一步包含：根據該積體電路之佈局資料在該積體電路內之元件之輸出入端產生資料，其中標示虛擬文字至該等輸出入端係根據該比對結果及該等輸出入端之資料而執行。
13. 根據請求項12之方法，其中該等輸出入端之資料包含該等元件之名稱、該等元件之輸出入端之名稱、該等元件之輸出入端之座標及該等元件之輸出入端所在之一階層位置。
14. 根據請求項9之方法，其中該積體電路內之虛擬文字包含該等輸出入端之虛擬文字及外部輸入之虛擬文字。
15. 根據請求項9之方法，其中定位該積體電路內之可能短路位置係根據一最短路徑演算法執行。
16. 一種應用於積體電路之實體設計驗證之裝置，包含：一比對單元，其經組態以比對一積體電路之一原始電路清單及該積體電路之佈局資料並根據比對之一結果施加限制至該積體電路且重新評估該經提取之佈局資料；以及一標示單元，其經組態以根據該比對單元所提供之比對結果標示該積體電路內之元件之輸出入端之虛擬文字。
17. 根據請求項16之裝置，其中該標示單元係根據該原始電路清單中該等比對正確之元件標示該積體電路輸出入端之虛擬文字。
18. 根據請求項17之裝置，其中該標示單元係根據該原始電路清單中該等比對正確之元件之所有輸出入端及該等輸出入端連接之節點標示該等比對正確之元件內之所有輸出入端之虛擬文字。
19. 根據請求項18之裝置，其進一步包含：一蒐集單元，其經組態以根據該積體電路之佈局資料 產生該積體電路內之元件之輸出入端之資料，以提供該標示單元標示該積體電路內之元件之輸出入端之虛擬文字。
20. 根據請求項20之裝置，其中該蒐集單元所產生之輸出入端之資料包含該等元件之名稱、該等元件之輸出入端之名稱、該等元件之輸出入端之座標及該等元件之輸出入端所在之一階層位置。
21. 根據請求項16之裝置，其進一步包含：一定位單元，其經組態以根據該標示單元所提供之虛擬文字定位該積體電路內之可能短路位置。
22. 根據請求項21之裝置，其中該定位單元進一步經組態以根據該標示單元所提供之虛擬文字及外部輸入之虛擬文字定位該積體電路內之可能短路位置。
23. 根據請求項21之裝置，其中該定位單元經組態以執行一最短路徑演算法。
24. 一種應用於積體電路之實體設計驗證之裝置，包含：一標示單元，其經組態以根據一積體電路之一原始電路清單及該積體電路之佈局資料之比對結果標示該積體電路內之元件之輸出入端之虛擬文字並根據比對之一結果施加限制至該積體電路且重新評估該經提取之佈局資料；以及一定位單元，其經組態以根據該標示單元所提供之虛擬文字定位該積體電路內之可能短路位置。
25. 根據請求項24之裝置，其中該標示單元經組態以根據該 原始電路清單中該等比對正確之元件標示該積體電路輸出入端之虛擬文字。
26. 根據請求項25之裝置，其中該標示單元進一步經組態以根據該原始電路清單中該等比對正確之元件之所有輸出入端及該等輸出入端連接之節點標示該等比對正確之元件內之所有輸出入端之虛擬文字。
27. 根據請求項24之裝置，其進一步包含：一蒐集單元，其經組態以根據該積體電路之佈局資料產生該積體電路內之元件之輸出入端之資料，以提供該標示單元標示該積體電路內之元件之輸出入端之虛擬文字。
28. 根據請求項27之裝置，其中該蒐集單元所產生之輸出入端之資料包含該等元件之名稱、該等元件之輸出入端之名稱、該等元件之輸出入端之座標及該等元件之輸出入端所在之一階層位置。
29. 根據請求項24之裝置，其中該定位單元經組態以根據一最短路徑演算法操作。