TWI518846B - 半導體元件、晶圓結構以及其製作方法 - Google Patents

Description

半導體元件、晶圓結構以及其製作方法

本發明係關於一種半導體元件、晶圓結構以及其製作方法，尤指一種整合有微機電系統元件與邏輯元件之半導體元件、晶圓結構以及其製作方法。

微機電系統(Micro-electro-mechanical system,MEMS)技術，是利用習知的半導體的製程來製造微小的機械元件，透過半導體技術例如電鍍、蝕刻等方式，可完成具有微米尺寸的機械元件。常見的應用有在噴墨印表機內使用的電壓控制元件，在汽車中作為偵測汽車傾斜的陀螺儀，或者是麥克風中用來感測聲音的震膜等。因此，目前微機電系統之製作方法係結合微機電系統元件之製程與互補式金氧半導體(CMOS)元件之製程，將微機電系統元件與互補式金氧半導體元件整合於同一晶片上。並且，大量的整合晶片可同時製作於一晶圓上，因此結合微機電系統元件之製程與互補式金氧半導體元件之製程的微機電系統技術具有低成本、高品質且高積集度等優點。

於微機電系統元件與金氧半導體元件之整合結構中，為了使製作出之微機電系統元件可具有例如震動等機械特性，需將位於微機電系統元件周圍之介電層移除。但為了維持用於傳遞訊號之金氧半導體元件得以運作，位於金氧半導體元件周圍以及金屬內連線結構周圍之介電層則需予以保留。在移除微機電系統元件周圍之介電層時會使用到等向性蝕刻製程(isotropic etching process)，在蝕刻的過程中常會產生各種污染或產生導致元件故障的缺陷，影響微機電系統元件之運作。

有鑑於此，解決微機電系統元件受到等向性蝕刻製程影響之問題實為業界極力達成之目標。

本發明之主要目的之一在於提供一種半導體元件、晶圓結構以及其製作方法，以解決上述習知微機電系統元件受到等向性蝕刻製程影響之問題。

為達上述之目的，本發明提供一種晶圓結構之製作方法。首先，提供一基底。基底定義有複數個晶粒區以及一圍繞晶粒區之週邊區，且基底上形成有一介電層、複數個微機電系統元件、複數個金屬內連線結構以及複數個接觸墊。微機電系統元件、金屬內連線結構以及接觸墊位於晶粒區之介電層中。接著，移除位於週邊區之基底上之介電層，以暴露出基底。然後，於介電層與基底上覆蓋一保護層。

為達上述之目的，本發明另提供一種晶圓結構。晶圓結構包括一基底、一介電層、複數個接觸墊以及一保護層。基底定義有複數個晶粒區以及一週邊區，且週邊區圍繞晶粒區。介電層設於晶粒區之基底上，且接觸墊設於晶粒區之介電層內。介電層具有複數個第一開口，且各第一開口暴露出各接觸墊。保護層覆蓋於介電層以及位於週邊區之介電層之側壁，並延伸至覆蓋週邊區之基底。

為達上述之目的，本發明又提供一種半導體元件。半導體元件包括一基底、一介電層、至少一接觸墊以及一保護層。基底定義有一微機電系統區以及一非微機電系統區。介電層設於非微機電系統區之基底上，且接觸墊設於介電層中。介電層具有至少一開口，暴露出接觸墊。保護層覆蓋於介電層上，其中保護層包括一含金屬原子材料，且與接觸墊電性隔離。

本發明提出之晶圓結構的製作方法係於移除微機電系統區內之介電層之前先移除週邊區之介電層，並於介電層以及基底上形成保護層，使移除介電層所使用之蝕刻劑不會蝕刻到介電層。藉此，基底邊緣上之介電層以及其上之結構可防止與基底產生剝離，且微機電系統元件亦可避免受到污染。

在移除微機電系統元件周圍之介電層的製程中，需先利用一硬遮罩覆蓋於金氧半導體元件上方，以遮蔽金氧半導體元件及金屬內連線結構，然後再進行一等向性蝕刻製程，以移除微機電系統元件周圍之介電層。然而，介電層係延伸至整個晶圓之邊緣，而未暴露出晶圓的上表面，使所形成之硬遮罩僅能覆蓋於介電層之上表面，而無法遮蔽位於晶圓邊緣之介電層的側壁。因此，在等向性蝕刻製程中，蝕刻劑除了蝕刻覆蓋微機電系統元件之介電層外，亦會蝕刻未被硬遮罩遮蔽之介電層的側壁，尤其是晶圓邊緣之介電層的側壁。如此一來，晶圓邊緣上之介電層以及其上之結構會與晶圓產生剝離，且會有微粒脫落，進而污染微機電系統元件。因此，本發明係提出一種新穎的半導體元件、晶圓結構以及其製作方法，來避免介電層以及其上之結構與晶圓產生剝離，且解決元件在等向性蝕刻製程中受到汙染之問題。

本發明首先提供一種晶圓結構及其製作方法。請參考第1A圖至第5B圖，第1A圖至第5B圖為本發明較佳實施例之晶圓結構之製作方法示意圖，其中第1B圖為第1A圖沿著剖面線AA’之剖面示意圖，第2B圖為第2A圖沿著剖面線AA’之剖面示意圖，第3B圖為第3A圖沿著剖面線AA’之剖面示意圖，第4B圖為第4A圖沿著剖面線AA’之剖面示意圖，且第5B圖為第5A圖沿著剖面線AA’之剖面示意圖。第5A圖為本發明較佳實施例之晶圓結構的上視示意圖。如第1A圖與第1B圖所示，首先，提供一基底102。於本實施例中，基底102係為矽晶圓，但不限於此，亦可為矽覆絕緣基底。此外，基底102定義有複數個晶粒區104以及一圍繞晶粒區104之週邊區106，且基底102上形成有一介電層108、複數個微機電系統(microelectromechanical，MEMS)元件110、複數個金屬內連線結構(metal interconnect structure)112、複數個邏輯元件114以及複數個接觸墊116，其中微機電系統元件110、金屬內連線結構112、邏輯元件114以及接觸墊116位於晶粒區104中，且介電層108覆蓋微機電系統元件110、金屬內連線結構112、邏輯元件114以及接觸墊116。週邊區106係為鄰近晶圓邊緣(wafer edge)之區域，且各晶粒區104可區分為一微機電系統區104a以及一非微機電系統區104b。並且，微機電系統區104a係用於形成具有機械特性之微機電系統元件110，且非微機電系統區104b係用於形成不需具有機械特性之元件，例如：將微機電系統元件110電性連接至外界的金屬內連線結構112、用於承受金屬導線銲接的接觸墊116以及用於控制微機電系統元件110或接收從微機電系統元件110傳送之訊號的邏輯元件114等。本實施例之邏輯元件114係為一金氧半電晶體(MOS transistor)元件，但不限於此，本發明之邏輯元件114亦可為記憶體元件、場效電晶體、雙載子電晶體、高壓元件或其任意組合。於本實施例中，於各非微機電系統區104b中係形成有一邏輯元件114、一金屬內連線結構112與複數個接觸墊116，但本發明不限於此，邏輯元件114與金屬內連線結構112之數量亦可為複數個，且接觸墊116之數量亦可為一個，邏輯元件114、金屬內連線結構112與接觸墊116之數量可根據實際需求而定。此外，由於形成微機電系統元件110、金屬內連線結構112、邏輯元件114以及接觸墊116之步驟係搭配多層不同的絕緣層來區隔出不同元件之位置，因此介電層108包括一由複數層金屬層間介電層(inter-metal dielectric layer，IMD)所構成之層間介電層108a，而為一多層結構。其中，形成金屬層間介電層之材料可包含有四乙氧基矽烷(TEOS)、氟矽玻璃(FSG)、未摻雜矽玻璃(USG)、硼磷矽玻璃(BPSG)、碳化矽(SiC)或氮氧化矽(SiON)等，但不以此為限。並且，介電層108另包括一蓋層108b，設於層間介電層108a上，其中形成蓋層108b之材料可包括氮化矽，但不限於此。各金屬內連線結構112可包括至少一擋牆112a，設於鄰近微機電系統區104a之非微機電系統區104b的介電層108中，以用於阻擋後續移除微機電系統區104a之介電層108的蝕刻製程蝕刻至邏輯元件114。由於形成微機電系統元件110、金屬內連線結構112、邏輯元件114、接觸墊116以及介電層108之步驟係為習知相關技藝者及具有通常知識者所熟知，故於此不再贅述。

接著，如第2A圖與第2B圖所示，於介電層108上形成一圖案化光阻層118，且圖案化光阻層118係覆蓋基底102上所有的晶粒區104之介電層108，並暴露出位於週邊區106之介電層108。然後，進行一蝕刻製程，移除週邊區106之介電層108，以暴露出晶邊處之基底102，使介電層108未完全覆蓋基底102，且介電層108之一側壁位於週邊區106之基底102上。由於介電層108包括多層金屬層間介電層而具有一定厚度，因此本實施例之蝕刻製程較佳為深反應離子蝕刻(deep reactive ion etching，DRIE)製程，但不限於此，亦可使用一般的乾蝕刻或濕蝕刻製程。當蝕刻製程為深反應離子蝕刻製程時，週邊區106之介電層108的側壁係為一傾斜側壁。值得注意的是，金屬內連線結構112之其中之一者與基底102之一側邊具有一位於水平方向上的第一距離d₁，且位於週邊區106之介電層108之側壁的頂端與基底102之側邊具有一位於水平方向上的第二距離d₂，而第一距離d₁大於第二距離d₂。藉此，此蝕刻製程僅會針對週邊區106之介電層108來進行移除，而不會破壞或影響到位於晶粒區104中的微機電系統元件110、金屬內連線結構112、邏輯元件114以及接觸墊116。並且，本發明週邊區106之介電層108中較佳未設有微機電系統元件110、金屬內連線結構112、邏輯元件114以及接觸墊116。

接下來，如第3A圖與第3B圖所示，移除圖案化光阻層118，並於介電層108之上表面以及側壁與暴露出之基底102上覆蓋一連續的保護層120，使保護層120可用於抵擋後續用於全面移除微機電系統區104a內之介電層108的蝕刻劑，其中保護層120覆蓋介電層108之上表面以及位於週邊區106之介電層108之側壁，並延伸至覆蓋週邊區106之基底102，甚至完全覆蓋整個基底102的上表面，以完整覆蓋介電層108側壁與基底102的接合面。形成保護層120之材料包括一含金屬原子材料，例如金屬或金屬氮化物，如氮化鈦或氮化鉭等，而金屬包括鎢、鋁或鈦等，但本發明不限於此，本發明保護層120之材料亦可為聚醯亞胺(polyimide)，且保護層120之材料主要根據用於移除介電層108之蝕刻劑的材料而定，以避免蝕刻劑將保護層120移除。此外，當保護層120為金屬材料所構成時，位於保護層120與接觸墊116之間或位於保護層120與金屬內連線結構112之間的介電層108可電性隔離保護層120與接觸墊116以及金屬內連線結構112，以避免邏輯元件114與微機電系統元件110無法運作。

然後，如第4A圖與第4B圖所示，進行一微影製程與一蝕刻製程，以圖案化保護層120，使保護層120具有複數個第一開口122以及複數個第二開口124。其中，各第一開口122係暴露出位於各晶粒區104的各接觸墊116上之介電層108，且各第二開口124暴露出位於各晶粒區104的微機電系統區104a中之介電層108。

接著，如第5A圖與第5B圖所示，進行一等向性蝕刻製程，移除位於各接觸墊116上之介電層108以及位於微機電系統區104a內之介電層108，使介電層108亦具有複數個第一開口122與複數個第二開口124。各第一開口122分別暴露出各接觸墊116，且各第二開口124分別暴露出各微機電系統區104a之微機電系統元件110以及基底102。至此即已完成本實施例之晶圓結構100。於本實施例中，等向性蝕刻製程可為一濕式蝕刻製程，且等向性蝕刻製程所使用之蝕刻劑對保護層120與介電層108具有高蝕刻選擇比，例如氫氟酸(HF)，使蝕刻劑僅移除位於微機電系統區104a內的介電層108與位於各接觸墊116上之介電層108，而未移除保護層120及位於非微機電系統區104b內之介電層108。藉此，微機電系統元件110得以具有機械特性，而金屬內連線結構112與邏輯元件116亦可受到保護。

值得注意的是，本實施例晶圓結構100之製作方法係於進行等向性蝕刻製程之前，先移除週邊區106之介電層108，並於介電層108之上表面與側壁以及基底102上形成連續的保護層120，使等向性蝕刻製程所使用之蝕刻劑不會蝕刻介電層108之側壁，尤其是可防止蝕刻劑侵蝕介電層108側壁與基底102的接合面。如此一來，基底102邊緣上之介電層108以及其上之結構可防止與基底102產生剝離，且可避免微機電系統元件110受到脫落微粒的污染。

本發明另提供一由微機電系統元件與邏輯元件整合而成的半導體元件。請參考第6圖，且請一併參考第5A圖與第5B圖。第6圖為本發明較佳實施例之半導體元件的剖面示意圖。如第5A圖、第5B圖以及第6圖所示，晶圓結構100再經過一切割製程，即可將各晶粒區104之結構切割開，使各晶粒區104內之結構分別構成一半導體元件150之晶粒態樣。於本實施例中，各半導體元件150包括一基底102、一介電層108、一微機電系統元件110、一金屬內連線結構112、一邏輯元件114、至少一接觸墊116以及一保護層120。基底102定義有一微機電系統區104a以及一非微機電系統區104b，且金屬內連線結構112、邏輯元件114、接觸墊116以及介電層108僅設於非微機電系統區104b之基底102上，而金屬內連線結構112以及接觸墊116設於介電層108中。並且，介電層108具有至少一第一開口122暴露出接觸墊116。保護層120覆蓋於介電層108上，且與介電層108具有相同第一開口122暴露出接觸墊116，使接觸墊116可藉由銲線製程電性連接至外界。此外，介電層108與保護層120具有一第二開口124，暴露出微機電系統區104a之微機電系統元件110。值得注意的是，保護層120包括一含金屬原子材料，例如金屬或金屬氮化物，如氮化鈦或氮化鉭等，而金屬包括鎢、鋁或鈦等，但本發明不限於此。

綜上所述，本發明之晶圓結構的製作方法藉由於進行等向性蝕刻製程之前，先移除週邊區之介電層，並於介電層之上表面與側壁以及基底上形成可抵抗蝕刻介電層之蝕刻劑的保護層，使等向性蝕刻製程所使用之蝕刻劑不會蝕刻到介電層之側壁。藉此，所製作出之晶圓結構與半導體元件不會發生基底邊緣上之介電層以及其上之結構與基底產生剝離之情況，且其中之微機電系統元件亦可避免受到污染。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．晶圓結構

102．．．基底

104．．．晶粒區

104a．．．微機電系統區

104b．．．非微機電系統區

106．．．週邊區

108‧‧‧介電層

108a‧‧‧層間介電層

108b‧‧‧蓋層

110‧‧‧微機電系統元件

112‧‧‧金屬內連線結構

112a‧‧‧擋牆

114‧‧‧邏輯元件

116‧‧‧接觸墊

118‧‧‧圖案化光阻層

120‧‧‧保護層

122‧‧‧第一開口

124‧‧‧第二開口

150‧‧‧半導體元件

d₁‧‧‧第一距離

d₂‧‧‧第二距離

第1A圖至第5B圖為本發明較佳實施例之晶圓結構之製作方法示意圖。

第6圖為本發明較佳實施例之半導體元件的剖面示意圖。

102．．．基底

104．．．晶粒區

104a．．．微機電系統區

104b．．．非微機電系統區

108．．．介電層

108a．．．層間介電層

108b．．．蓋層

110．．．微機電系統元件

112．．．金屬內連線結構

112a．．．擋牆

114．．．邏輯元件

116．．．接觸墊

120．．．保護層

122．．．第一開口

124．．．第二開口

150．．．半導體元件

Claims (19)

1. 一種晶圓結構之製作方法，包括：提供一基底，該基底定義有複數個晶粒區以及一圍繞該等晶粒區之週邊區，且該基底上形成有一介電層、複數個微機電系統元件、複數個金屬內連線結構以及複數個接觸墊，其中該等微機電系統元件、該等金屬內連線結構以及該等接觸墊位於該等晶粒區之該介電層中；移除該週邊區之該介電層，以暴露出該週邊區之該基底；以及於該介電層與暴露出之該基底上覆蓋一保護層。
2. 如申請專利範圍第1項所述之晶圓結構之製作方法，另包括：圖案化該保護層，使該保護層具有複數個第一開口以及複數個第二開口，各該第一開口暴露出位於各該接觸墊上之該介電層，且各該第二開口暴露出位於各該微機電系統區中之該介電層；以及移除位於該等接觸墊上之該介電層以及位於該等微機電系統區內之該介電層，以暴露出該等微機電系統元件以及該等接觸墊。
3. 如申請專利範圍第1項所述之晶圓結構之製作方法，其中移除位於該等微機電系統區內之該介電層所使用之一蝕刻劑係為氫氟酸。
4. 如申請專利範圍第1項所述之晶圓結構之製作方法，其中移除位於該週邊區之該介電層之步驟係利用一深反應離子蝕刻製程。
5. 如申請專利範圍第1項所述之晶圓結構之製作方法，其中形成該保護層之材料包括金屬、聚醯亞胺或金屬氮化物。
6. 如申請專利範圍第1項所述之晶圓結構之製作方法，其中形成該介電層、該等微機電系統元件、該等金屬內連線結構以及該等接觸墊之步驟另包括形成複數個邏輯元件，且該等邏輯元件位於該等晶粒區中。
7. 一種晶圓結構，包括：一基底，定義有複數個晶粒區以及一週邊區，且該週邊區圍繞該等晶粒區；一介電層，設於該等晶粒區之該基底上，且具有複數個第一開口；複數個接觸墊，設於該等晶粒區之該介電層內，且該介電層之各該第一開口暴露出各該接觸墊；以及一保護層，覆蓋於該介電層以及位於該週邊區之該介電層之一側壁，並延伸至覆蓋該週邊區之該基底。
8. 如申請專利範圍第7項所述之晶圓結構，其中該介電層電性隔離該保護層與該等接觸墊。
9. 如申請專利範圍第7項所述之晶圓結構，其中各該晶粒區區分為一微機電系統區以及一非微機電系統區，且該保護層與該介電層具有複數個第二開口，分別暴露出各該微機電系統區。
10. 如申請專利範圍第9項所述之晶圓結構，另包括複數個微機電系統元件以及複數個金屬內連線結構，各該微機電系統元件分別設於各該微機電系統區之該基底上，且各該金屬內連線結構分別設於各該非微機電系統區之該介電層中。
11. 如申請專利範圍第10項所述之晶圓結構，其中該等金屬內連線結構之其中之一者與該基底之一側邊具有一第一距離，且位於該週邊區之該介電層之該側壁的頂端與該基底之該側邊具有一第二距離，而該第一距離大於該第二距離。
12. 如申請專利範圍第9項所述之晶圓結構，另包括複數個邏輯元件，設於該等非微機電系統區中。
13. 如申請專利範圍第7項所述之晶圓結構，其中位於該週邊區之該介電層之該側壁係為一傾斜側壁。
14. 如申請專利範圍第7項所述之晶圓結構，其中該保護層包括金屬、聚醯亞胺(polyimide)或金屬氮化物。
15. 一種半導體元件，包括：一基底，定義有一微機電系統區以及一非微機電系統區；一介電層，設於該非微機電系統區之該基底上，且具有至少一開口；至少一接觸墊，設於該介電層中，且該開口暴露出該接觸墊；以及一保護層，覆蓋於該介電層上，其中該保護層包括一含金屬原子材料，且與該接觸墊電性隔離。
16. 如申請專利範圍第15項所述之半導體元件，其中該金屬原子材料包括金屬或金屬氮化物。
17. 如申請專利範圍第16項所述之半導體元件，其中該金屬包括鎢、鋁或鈦。
18. 如申請專利範圍第15項所述之半導體元件，另包括一金屬內連線結構以及一微機電系統元件，該金屬內連線結構設於該非微機電系統區之該介電層中，且該微機電系統元件設於該微機電系統區之該基底上。
19. 如申請專利範圍第15項所述之半導體元件，另包括一邏輯元件，設於該非微機電系統區中。