TWI515559B - 資訊處理裝置 - Google Patents

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TWI515559B
TWI515559B TW102109100A TW102109100A TWI515559B TW I515559 B TWI515559 B TW I515559B TW 102109100 A TW102109100 A TW 102109100A TW 102109100 A TW102109100 A TW 102109100A TW I515559 B TWI515559 B TW I515559B
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近藤伸宏
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東芝股份有限公司
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Description

資訊處理裝置 相關申請案之交叉參考
本申請案係基於且主張2012年9月4日申請之日本專利申請案第2012-194380號之優先權權利，該案之全部內容係以引用方式併入本文。
本文中所述之實施例大體上係關於一種資訊處理裝置。
統一記憶體架構(UMA)係使用一圖形處理單元(GPU)或包括整合在一起並共用一記憶體之複數個算術處理器之類似單元。
1‧‧‧主機裝置/外部裝置
2‧‧‧記憶體系統
3‧‧‧通信路徑
100‧‧‧主記憶體/第一儲存區段
101‧‧‧主機使用區
102‧‧‧裝置使用區
110‧‧‧中央處理單元(CPU)
120‧‧‧主機控制器/第一控制區段
121‧‧‧匯流排配接器
122‧‧‧主機控制器主區段
123‧‧‧主記憶體DMA
124‧‧‧控制DMA
125‧‧‧資料DMA
126‧‧‧裝置連接配接器
130‧‧‧第一埠
131‧‧‧第二埠
132‧‧‧第三埠
140‧‧‧匯流排
200‧‧‧裝置控制器/第二控制區段
201‧‧‧主機連接配接器
202‧‧‧裝置控制器主區段
203‧‧‧隨機存取記憶體(RAM)
204‧‧‧反及(NAND)連接配接器
205‧‧‧匯流排主控器
206‧‧‧匯流排主控器
210‧‧‧反及(NAND)快閃記憶體/非揮發性半導體記憶體
211‧‧‧L2P表/L2P主體
212‧‧‧使用者資料
230‧‧‧第一埠
231‧‧‧第二埠
232‧‧‧第三埠
300‧‧‧L2P快取區
310‧‧‧L2P快取標籤區
311‧‧‧欄位
312‧‧‧欄位
400‧‧‧寫入快取區
410‧‧‧寫入快取標籤區
411‧‧‧欄位
412‧‧‧欄位
413‧‧‧欄位
500‧‧‧寫入命令
501‧‧‧寫入指令
502‧‧‧來源位址
503‧‧‧第一目的地位址
504‧‧‧資料長度
圖1係展示根據一實施例之一資訊處理裝置之一組態之一實例之一圖；圖2係展示根據該實施例之一裝置使用區中之一記憶體結構之一圖；圖3係圖解說明根據該實施例之一L2P快取標籤區中之一記憶體結構之一圖；圖4係圖解說明根據該實施例之一L2P快取區中之一記憶體結構之一圖；圖5係圖解說明根據該實施例之一寫入快取標籤區中之一記憶體結構之一圖； 圖6係圖解說明根據該實施例之一寫入快取區中之一記憶體結構之一圖；圖7係圖解說明根據該實施例之一寫入命令之資料結構之一實例之一圖；圖8係展示根據該實施例之一資料傳送命令之一格式之一實例之一圖；圖9係展示包含於根據該實施例之資料傳送命令中之旗標之一實例之一圖；圖10A係展示一記憶體系統經由一第三埠接收資料之一操作之一圖，且圖10B係展示該記憶體系統經由一第二埠接收資料之一操作之一圖；及圖11A係展示該記憶體系統經由該第三埠傳輸資料之一操作之一圖，且圖11B係展示該記憶體系統經由該第二埠傳輸資料之一操作之一圖。
一般而言，根據一實施例，一種資訊處理裝置包含：一主機裝置、具有一非揮發性半導體記憶體之一半導體記憶體裝置及將該主機裝置與該半導體記憶體裝置連接在一起之一通信路徑。
該主機裝置包含：一第一儲存區段；及一第一控制區段，其連接至該第一儲存區段及該通信路徑且控制該第一儲存區段，該通信路徑包含：複數個埠，其等各自被指派一優先權，該半導體記憶體裝置包含： 一第二控制區段，其連接至該通信路徑以將含有一第一旗標之一請求傳輸至該第一控制區段，該第一旗標基於傳輸資料至該第一儲存區段或自該第一儲存區段接收資料之一操作之一優先順序判定埠之優先權，及當接收到該請求時，該第一控制區段基於包含於該請求中之第一旗標實行該第一儲存區段與該第二控制區段之間經由對應於該優先權之埠之資料傳輸或接收。
下文將參考圖式描述實施例。在下列描述中，藉由相同的參考數字標示具有實質上相同功能及組態之組件。該實施例之技術概念並未將該實施例之組件之材料、形狀、結構、配置等等限於下文所述之材料、形狀、結構、配置等等。該實施例之技術概念可在請求項之範疇內改變。
(實施例)
圖1示意地展示根據本實施例之一資訊處理裝置之一基本組態。根據本實施例之資訊處理裝置包含一主機裝置(或一外部裝置)1及用作該主機裝置1之一記憶體裝置之一記憶體系統2。該主機裝置1及該記憶體系統2係經由一通信路徑3連接在一起。用於嵌入符合通用快閃儲存(UFS)標準或一固態硬碟(SSD)之應用程式之一快閃記憶體可適用於該記憶體系統2。該資訊處理裝置係(例如)一個人電腦、蜂巢式電話或一影像擷取裝置。例如，採用行動產業處理器介面(MIPI)UniPro協定作為該通信路徑3之一通信標準。
<記憶體系統之概述>
該記憶體系統2包含用作一非揮發性半導體記憶體之一NAND快閃記憶體210及將資料傳送至該主機裝置1且自該主機裝置1傳送資料之一裝置控制器200。
該NAND快閃記憶體210係由具有一記憶體單元陣列之至少一記 憶體晶片形成。記憶體單元陣列係由配置成矩陣之複數個記憶體單元形成。此外，每一區塊係由複數個頁形成。該等頁之各者係寫入及讀取之一單位。
此外，該NAND記憶體210儲存藉由該主機裝置1傳輸之一L2P表211及使用者資料212。該使用者資料212包含(例如)該主機裝置1對其提供一執行時間環境之一作業系統程式(OS)、藉由該主機裝置1於一OS上執行之一使用者程式及藉由該OS或一使用者程式輸入及輸出之資料。
該L2P表211係容許該記憶體系統2用作該主機裝置1之一外部儲存裝置所需的一種管理資訊類型，且係使由該主機裝置1使用以存取該記憶體系統2之一邏輯區塊位址(LBA)與該NAND記憶體210中之一實體位址(區塊位址+頁位址+頁內儲存位置)相關聯之位址轉譯資訊。該L2P表211之一部分係快取儲存於該主機裝置1中下文所述之一L2P快取區300中。為區分快取儲存於該L2P快取區300中之內容，該L2P表211儲存於該NAND記憶體210中且在下文中被稱為一L2P主體211。
該裝置控制器200包含：一主機連接配接器201，其係用於該通信路徑3之一連接介面；一NAND連接配接器204，其係該裝置控制器200與該NAND記憶體210之間之一連接介面；一裝置控制器主區段202，其控制該裝置控制器200；及一RAM 203。
該RAM 203係用作經組態以儲存待寫入至該NAND記憶體210之資料或讀取自該NAND記憶體210之資料之一緩衝器。此外，該RAM 203係用作將與由該主機裝置1輸入之寫入請求及讀取請求有關的命令排入佇列之一命令佇列。例如，該RAM 203可由一小型SRAM、一小型DRAM或類似物形成。此外，可藉由暫存器或代替該RAM 203之類似物提供該RAM 203之功能。
該裝置控制器主區段202經由該主機連接配接器201控制該主機 裝置1與該RAM 203之間之資料傳送。該裝置控制器主區段202經由該NAND連接配接器204控制該RAM 203與該NAND記憶體210之間之資料傳送。特定言之，該裝置控制器主區段202用作該裝置控制器主區段202與該主機裝置1之間之通信路徑3中之一匯流排主控器以使用一第一埠230傳送資料。該裝置控制器主區段202進一步包含兩個其他匯流排主控器205及206。一匯流排主控器205可使用一第二埠231將資料傳送至該主機裝置1且自該主機裝置1傳送資料。一匯流排主控器206可使用一第三埠232將資料傳送至該主機裝置1且自該主機裝置1傳送資料。下文將描述埠230至232之作用。
該裝置控制器主區段202包含(例如)具有一算術裝置及一儲存裝置之一微電腦單元。該算術裝置執行預儲存於該儲存裝置中之韌體以實施該裝置控制器主區段202之功能。該裝置控制器主區段202可省略該儲存裝置，其中韌體儲存於該NAND記憶體210中。此外，可使用一ASIC組態該裝置控制器主區段202。
此外，根據本實施例之系統記憶體2採用嵌入於符合通用快閃儲存(UFS)標準之資訊處理裝置中之一快閃記憶體。因此，所述之命令等等符合該UFS標準。
<主機裝置之概述>
該主機裝置1包含執行一OS及使用者程式之一CPU 110、一主記憶體100及一主機控制器120。該主記憶體100、該CPU 110及該主機控制器120係藉由一匯流排140連接在一起。
使用(例如)一DRAM組態該主記憶體100。該主記憶體100包含一主機使用區101及一裝置使用區102。該主機使用區101在該主機裝置1執行一OS及使用者程式時係用作一程式解壓縮區或在該主機裝置1執行解壓縮於該程式解壓縮區中之一程式時係用作一工作區。該裝置使用區102係用作其中快取儲存該記憶體系統2上之管理資訊且對其執行 讀取及寫入操作之一快取區。此處，將該L2P表211視為快取儲存於該記憶體系統2中之管理資訊之一實例。此外，意欲將寫入資料快取儲存於該裝置使用區102中。
<埠之概述>
現在將描述根據本實施例之主機裝置1及記憶體系統2之埠。根據本實施例之主機裝置1及記憶體系統2係藉由線(通信路徑3)實體連接在一起。然而，該主機裝置1及該記憶體系統2係藉由下文所述且被稱為埠(亦被稱為CPort)之複數個存取點連接在一起。
該主機控制器120包含：一匯流排配接器121，其係該匯流排140之一連接介面；一裝置連接配接器126，其係該通信路徑3之一連接介面；及一主機控制器主區段122，該主機控制器主區段122經由該匯流排配接器將資料及命令傳送至該主記憶體100及該CPU 110且自主記憶體100及該CPU 110傳送資料及命令並經由該裝置連接配接器126將資料(包含命令)傳送至該記憶體系統2且自該記憶體系統2傳送資料(包含命令)。該主機控制器主區段122係藉由一第一埠130連接至該裝置連接配接器126。該主機控制器主區段122可經由該第一埠130將資料傳送至該記憶體系統2且自該記憶體系統2傳送資料。
此外，該主機控制器120包含：一主記憶體DMA 123，其實行該主機使用區101與該裝置使用區102之間之DMA傳送；一控制DMA 124，其捕獲由該記憶體系統2傳輸之命令以存取該裝置使用區102且將指示該主機控制器主區段122如何處置該裝置使用區102之狀態資訊傳輸至該記憶體系統；一資料DMA 125，其實行該裝置使用區102與該記憶體系統2之間之DMA傳送。該控制DMA 124係藉由一第二埠131連接至該裝置連接配接器126。該控制DMA 124可經由該第二埠131將命令及狀態資訊傳輸至該記憶體系統2且自該記憶體系統2接收命令及狀態資訊。此外，該資料DMA 125係藉由一第三埠132連接於 該裝置連接配接器126之間。該資料DMA 125可經由該第三埠132將資料傳輸至該記憶體系統2且自該記憶體系統2接收資料。
該裝置連接配接器126及該主機連接配接器201之功能容許該第一埠130、該第二埠131及該第三埠132分別與該第一埠230、該第二埠231及該第三埠232相關聯。具體言之，該裝置連接配接器126經由該第一埠230將經由該第一埠130發送至該記憶體系統2之內容傳輸至該裝置控制器主區段202。該裝置連接配接器126亦經由該第二埠231將經由該第二埠131發送至該記憶體系統2之內容傳輸至該裝置控制器主區段202。該裝置連接配接器126進一步經由該第三埠232將經由該第三埠132發送至該記憶體系統2之內容傳輸至該裝置控制器主區段202。
此外，該裝置連接配接器126經由該第一埠130將經由該第一埠230發送至該主機裝置1之內容傳輸至該主機控制器主區段122。該裝置連接配接器126亦經由該第二埠131將經由該第二埠231發送至該主機裝置1之內容傳輸至該控制DMA 124。該裝置連接配接器126進一步經由該第三埠132將經由該第三埠232發送至該主機裝置1之內容傳輸至該資料DMA 125。傳輸至該控制DMA 124及該資料DMA 125之內容係(例如)經由該匯流排配接器121傳輸至該主機控制器主區段122。
埠130至132之各者可包含用於與該記憶體系統2通信之一輸入緩衝器。該主機控制器主區段122、該控制DMA 124及該資料DMA 125係使用分離之輸入/輸出緩衝器連接至該記憶體系統2。因此，該主機控制器120可獨立地實行使用該主機控制器主區段122與該記憶體系統2之通信、使用該控制DMA 124與該記憶體系統2之通信及使用該資料DMA 125與該記憶體系統2之通信。此外，此等通信可彼此切換而無須改變輸入/輸出緩衝器。因此，可快速達成通信切換。此亦應用於該記憶體系統2中提供之埠230至232。
如上所述，根據本實施例之資訊處理裝置包含三種類型的埠：第一埠(亦被稱為CPort 0)130及230、第二埠(亦被稱為CPort 1)131及231及第三埠(亦被稱為CPort 2)132及232。
此外，對該等埠之各者設定一優先權(訊務等級，亦被稱為TC或類似物)。具體言之，對該等第一埠130及230設定優先權0(低)。對該等第二埠131及231設定優先權1(高)。對該等第三埠132及232設定優先權0(低)。
當該主機裝置1對該記憶體系統2作出請求時基本上使用該等第一埠130及230。藉由自該記憶體系統2之此一請求適當地選擇該等第二埠131及231或該等第三埠132及232，如下文所述。
若該等第一埠130及230不能彼此區分，則為簡單起見將該等第一埠130及230統稱為第一埠。此外，若該等第二埠131及231不能彼此區分，則為簡單起見將該等第二埠131及231統稱為第二埠。此外，若該等第三埠132及232不能彼此區分，則為簡單起見將該等第三埠132及232統稱為第三埠。
<優先權(訊務等級[TC])>
現在將描述優先權(訊務等級[TC])。優先權(訊務等級)係當該主機裝置1將資料或類似物傳輸至該記憶體系統2時所使用之一優先順序。具體言之，優先權係指示當該主機裝置1與該記憶體系統2之間之資料傳送彼此競爭時資料傳送或類似物之順序之一值。例如，第一實施例設定兩種類型的優先權：優先權1(亦被稱為TC 1)及低於優先權1之優先權0(亦被稱為TC 0)。
對第一埠至第三埠之各者預設定優先權。根據本實施例，將第一埠(CPort 0)設定為優先權0(TC 0)，將第二埠(CPort 1)設定為優先權1(高)(TC 1)且將第三埠(CPort 2)設定為優先權0(低)(TC 0)。下文將描述用於選擇優先權之一方法。
<裝置使用區之概述>
圖2係圖解說明該裝置使用區102之記憶體結構之一圖。如圖2中所示，該裝置使用區102包含：一L2P快取區300，於該L2P快取區300中快取儲存該L2P主體211之一部分；一L2P快取標籤區310，於該L2P快取標籤區310中儲存用於該L2P快取區300之命中或未命中判定之標籤資訊；一寫入快取區400，其係其中快取儲存寫入資料之一快取結構之一記憶體區；及一寫入快取標籤區410，於該寫入快取標籤區410中儲存用於該寫入快取區400之命中或未命中判定之標籤資訊。
<L2P快取標籤區之記憶體結構>
圖3係圖解說明該L2P快取標籤區310之記憶體結構之一圖。圖4係圖解說明該L2P快取區300之記憶體結構之一圖。此處，例如，LBA具有26個位元之一資料長度，且意欲使用該LBA之較低22個位元參照至該L2P快取區300。在描述中，該LBA之較高4個位元表示為T且該LBA之較低22個位元表示為L。意欲將該LBA指派給形成該NAND記憶體210之每一頁(此處，頁等效於4千位元組)。
形成該L2P快取區300之快取線之各者儲存如圖4中所示之一LBA之一實體位址。該L2P快取區300包含222個快取線。該等快取線之各者具有等效於足以儲存實體位址之26個位元之一大小之4個位元組之一容量。因此，該L2P快取區300總大小為222×4個位元組(即，16兆位元組)。此外，該L2P快取區300經組態使得對應於LBA之實體位址係以L值之順序儲存於該L2P快取區300中。即，藉由參照至各自藉由將該L2P快取區300之頁位址(L2P基底位址)加上4 * L獲得之位址來讀取形成該L2P快取區300之個別快取線。形成該L2P快取區300之4位元組快取線之各者中之多餘區(即，惟其中儲存該26位元實體位址之區以外之該4位元組快取線之整個區)表示為「預留空間」。在下列表中，多餘部分表示為「預留空間」。
此外，如圖3中所示，用作標籤資訊之值T係以儲存於該L2P快取區300中之快取線之各者之L值之順序記錄在該L2P快取標籤區310中。輸入項之各者包含其中儲存標籤資訊之一欄位311及其中儲存指示快取線是否有效之一有效L2P(VL)位元之一欄位312。此處，該L2P快取標籤區310經組態使得作為標籤資訊記錄在該L2P快取標籤區310中的T匹配對應於儲存於該L2P快取區300中之對應的快取線(即，使用L參照至之快取線)中實體位址之LBA之較高數位T。即，對應於所要LBA之較高數位T之實體位址是否快取儲存於該L2P快取區300中係藉由參照至藉由將該L2P快取標籤區310之基底位址加上形成所要LBA之L值獲得之一位址加以判定，以判定儲存於所參照至之位置中之標籤資訊是否匹配形成所要LBA之T值。若標籤資訊匹配T值，則資訊處理裝置判定快取對應於所要LBA之實體位址。若標籤資訊不匹配T值，則資訊處理裝置判定不快取對應於所要LBA之實體位址。T係一4位元值，且一VL位元具有1位元容量。因此，每一輸入項具有1位元組容量。因此，該L2P快取標籤區310大小為222乘以1位元組，即4兆位元組大小。
圖5係圖解說明該寫入快取標籤區410之記憶體結構之一圖。圖6係圖解說明該寫入快取區400之記憶體結構之一圖。此處，使用LBA之較低13個位元之值參照至該寫入快取區400。在下列描述中，LBA之較高13個位元之值表示為「T’」。較低13個位元之值表示為「L’」。
如圖6中所示，一頁大小的寫入資料係儲存於形成該寫入快取區400之個別快取線中。
該寫入快取區400包含213個快取線。此快取線中快取儲存一頁大小(此處，4千位元組)之寫入資料。因此，該寫入快取區400總大小為213×4千位元組，即32兆位元組大小。
此外，在該寫入快取區400中，以L’值之順序儲存對應的寫入資 料。即，藉由參照至各自藉由將該寫入快取區400之頁位址(寫入快取基底位址)加上L’*8K獲得之位址來讀取形成該寫入快取區400之個別快取線。
此外，如圖5中所示，用作標籤資訊之T’係以儲存於該寫入快取區400中之快取線之各者之L’的順序記錄在該寫入快取標籤區410中。輸入項之各者包含其中儲存標籤資訊之一欄位411、其中儲存指示快取線是否有效之一有效緩衝器(VB)位元之一欄位412及其中指示經快取儲存之寫入資料是否係變更過的或未變更過的之一變更過緩衝器(DB)之一欄位413。
該寫入快取標籤區410經組態使得作為標籤資訊記錄在該寫入快取標籤區410中之T’匹配指派給其中儲存該寫入快取區400中之對應的快取線(即，使用L’參照至之快取線)中儲存之寫入資料之一頁之LBA之較高數位T’。即，對應於所要LBA之寫入資料是否快取儲存於該寫入快取區400中係藉由參照至藉由將該寫入快取標籤區410之基底位址(寫入快取標籤基底位址)加上形成所要LBA之較高數位T之L’值加以判定，以判定儲存於所參照至之位置中之標籤資訊是否匹配形成所要LBA之T’值。
變更過的快取線指代其中儲存於快取線中之寫入資料不匹配儲存於該NAND記憶體210上之對應的位址處之資料之一狀態。未變更過的快取線指代其中寫入資料匹配所儲存資料之一狀態。變更過的快取線藉由寫回至該NAND記憶體210而成為未變更。該寫入快取標籤區410中之每筆標籤資訊T’具有13個位元之一資料長度，且DB位元及VB位元之各者需要1位元的大小。因此，每一輸入項具有2個位元組容量。因此，該寫入快取標籤區410大小為213乘以2個位元組，即，16千位元組大小。
該CPU 110執行OS及使用者程式且基於來自此等程式之任一者之 一請求而產生一寫入命令，以將儲存於該主機使用區101中之資料寫入至該記憶體系統2。所產生的寫入命令被傳輸至該主機控制器120。
<寫入命令之資料結構之概述>
圖7係圖解說明一寫入命令之資料結構之一實例之一圖。如圖7中所示，一寫入命令500包含指示意欲該命令500給定寫入資料之一指令之一寫入指令501、該主機使用區101中儲存寫入目標資料之一來源位址502、指示寫入資料待被寫入至之一位址之一第一目的地位址503及寫入資料之資料長度504。該第一目的地位址503表示為LBA。
該主機控制器主區段122經由該匯流排配接器121接收藉由該CPU 110傳輸之寫入命令500，且讀取皆包含於所接收之寫入命令500中之來源位址502及第一目的地位址503。接著，該主機控制器主區段122經由該裝置連接配接器126將儲存於該來源位址502及該第一目的地位址503處之資料傳送至該記憶體系統2。
該主機控制器主區段122在讀取儲存於該來源位址502處之資料時可利用該主記憶體DMA 123。此時，該主機控制器主區段122在該主機控制器主區段122中之緩衝器位址處設定該來源位址502及該資料長度504以及該目的地位址，且啟動該主記憶體DMA 123。
此外，該主機控制器主區段122可自該CPU 110接收各種命令，惟該寫入命令500除外。此處，該主機控制器主區段122使所接收命令排入一命令佇列，且以開始於前導命令之順序自該命令佇列擷取處理目標命令。其中儲存該命令佇列之資料結構之區可固縛在該主記憶體100上或藉由將小型記憶體或暫存器配置在該主機控制器主區段122內部或附近而組態。
此外，該主機控制器主區段122與該主記憶體DMA 123、該控制DMA 124及該資料DMA 125之各者之間之通信路徑並不限於一特定路徑。例如，該匯流排配接器121可被用作一通信路徑，或可提供一專 線且該專線可被用作一通信路徑。
<命令格式>
現在將參考圖8描述根據本實施例之一資料傳送命令(亦被稱為一請求)之格式。圖8係展示根據本實施例之資料傳送命令之格式之一實例之一圖。
如圖8中所示，在用以作出對該主機裝置1之一資料傳送請求時，資料傳送命令(Access UM Buffer)可含有各種多筆資訊。根據本實施例之資料傳送命令(Access UM Buffer)可具體含有旗標資訊(參見圖8之虛線部分)。
<旗標>
現在將參考圖9描述包含於根據本實施例之資料傳送命令(Access UM Buffer)中之旗標。圖9展示包含於根據本實施例之資料傳送命令(Access UM Buffer)中之旗標之一實例。
如圖9中所示，根據本實施例之資料傳送命令(Access UM Buffer)含有三種旗標：R、W及P。當自該主機裝置1接收到一命令時，該記憶體系統2設定資料傳送命令中之此等旗標。
[旗標R]
旗標R指示後續操作自該主機裝置1之主記憶體100讀取資料至該記憶體系統2中。
具體言之，若後續操作自該主機裝置1讀取資料至該記憶體系統2中，則設定旗標R。
[旗標W]
旗標W指示後續操作將來自該記憶體系統2之資料寫入至該主機裝置1之主記憶體100中。
若後續操作將來自該記憶體系統2之資料寫入至該主機裝置1中，則設定旗標W。
[旗標P]
旗標P判定自該記憶體系統2至該主機裝置1之後續資料輸入序列(UM DATA IN)之優先權或自該主機裝置1至該記憶體系統2之後續輸出序列(UM DATA OUT)之優先權。經由對應於選定優先權之埠實行每一序列。
具體言之，若自該記憶體系統2至該主機裝置1之資料輸入序列(UM DATA IN)之優先權或自該主機裝置1至該記憶體系統2之輸出序列(UM DATA OUT)之優先權為高，則設定旗標P。當辨識設定旗標P時，該主機裝置1經由設定為優先權1(高)之第二埠傳輸並接收資料。
若自該記憶體系統2至該主機裝置1之資料輸入序列(UM DATA IN)之優先權或自該主機裝置1至該記憶體系統2之輸出序列(UM DATA OUT)之優先權為低，則清除旗標P。因此，當辨識已清除旗標P時，該主機裝置1經由設定為優先權0(低)之第三埠傳輸並接收資料。
<讀取操作>
現在將參考圖10描述當該記憶體系統2自該主機裝置1讀取資料時藉由資訊處理裝置執行之操作之一實例。圖10A係展示其中該記憶體系統2經由該第三埠接收資料之一操作之一圖。圖10B係展示其中該記憶體系統2經由該第二埠接收資料之一操作之一圖。
首先，將描述在以下情況中執行之一操作：資訊處理裝置包含用於通信路徑3之兩種優先權設定(0，低優先權；1，高優先權)，且如圖10A中所示，當請求一資料傳送時，用於對應的資料傳送之通信路徑3之優先權恆定地維持為0。
[步驟S1001]
該裝置控制器主區段202判定當自該主機裝置1接收資料時使用優先權0。因此，該裝置控制器主區段202清除資料傳送命令(Access UM Buffer)中之旗標P。此外，該裝置控制器主區段202自該主機裝置 1讀取資料且因此設定資料傳送命令(Access UM Buffer)中之旗標R。
[步驟S1002]
該裝置控制器主區段202傳輸讀取儲存於該裝置使用區102中且包含資訊(諸如旗標R、設定；旗標P，清除；位址；及大小(READ；P==0；Address；Size))之資料之一命令(Access UM Buffer)。該命令係經由具有優先權1(高)之第二埠(CPort 1；TC 1)傳輸至該主機裝置1。
[步驟S1003]
當自該記憶體系統2接收讀取資料之命令時，該主機控制器120基於資訊(諸如旗標R、設定；旗標P，清除；位址；及大小(READ；P==0；Address；Size))自該裝置使用區102提取資料。
[步驟S1004]
接著，基於包含於讀取自該記憶體系統2接收之資料之命令(Access UM Buffer)中之旗標P，該主機控制器120經由具有優先權0之第三埠(CPort 2；TC 0)將讀取資料傳送至該記憶體系統2(UM DATA OUT)。
現在將描述在以下情況中執行之一操作：資訊處理裝置包含用於通信路徑3之兩種優先權設定(0，低優先權；1，高優先權)，且如圖10B中所示，當請求一資料傳送時，用於對應的資料傳送之通信路徑3之優先權恆定地維持為1。
[步驟S1101]
該裝置控制器主區段202判定當自該主機裝置1接收資料時使用優先權1。因此，該裝置控制器主區段202設定資料傳送命令(Access UM Buffer)中之旗標P。此外，該裝置控制器主區段202自該主機裝置1讀取資料且因此設定資料傳送命令(Access UM Buffer)中之旗標R。
[步驟S1102]
該裝置控制器主區段202傳輸讀取儲存於該裝置使用區102中且包含資訊(諸如旗標R、設定；旗標P，設定；位址；及大小(READ；P==1；Address；Size))之資料之一命令(Access UM Buffer)。該命令係經由具有優先權1(高)之第二埠(CPort 1；TC 1)傳輸至該主機裝置1。
[步驟S1103]
當自該記憶體系統2接收讀取資料之命令(Access UM Buffer)時，該主機控制器120基於資訊(諸如旗標R、設定；旗標P，設定；位址；及大小(READ；P==1；Address；Size))自該裝置使用區102提取資料。
[步驟S1104]
接著，基於包含於讀取自該記憶體系統2接收之資料之命令(Access UM Buffer)中之旗標P，該主機控制器120經由具有優先權1之第三埠(CPort 1；TC 1)將讀取資料傳送至該記憶體系統2(UM DATA OUT)。
<寫入操作>
現在將參考圖11描述當該記憶體系統2將資料寫入至該主機裝置1時藉由資訊處理裝置執行之操作之一實例。圖11A係展示其中該記憶體系統2經由該第三埠傳輸資料之一操作之一圖。圖11B係展示其中該記憶體系統2經由該第二埠傳輸資料之一操作之一圖。
首先，將描述在以下情況中執行之一操作：資訊處理裝置包含用於通信路徑3之兩種優先權設定，且如圖11A中所示，當請求一資料傳送時，用於對應的資料傳送之通信路徑3之優先權恆定地維持為0。
[步驟S1201]
該裝置控制器主區段202判定當將資料傳輸至該主機裝置1時使 用優先權0。因此，該裝置控制器主區段202清除資料傳送命令(Access UM Buffer)中之旗標P(P==0)。此外，該裝置控制器主區段202將資料寫入至該主機裝置1且因此設定資料傳送命令(Access UM Buffer)中之旗標R。
[步驟S1202]
該裝置控制器主區段202傳輸讀取儲存於該裝置使用區102中且包含資訊(諸如旗標W、設定；旗標P，清除；位址；及大小(WRITE；P==0；Address；Size))之資料之一請求命令(Access UM Buffer)。該命令係經由具有優先權1之第二埠(CPort 1；TC 1)傳輸至該主機裝置1。
[步驟S1203]
當自該記憶體系統2接收到寫入資料之命令(Access UM Buffer)時，該主機控制器120基於資訊(諸如「旗標W，設定；旗標P，清除；位址及大小(WRITE；P==0；Address；Size)」)自該記憶體系統2接收寫入資料(UM DATA IN)。此時，該主機控制器120基於包含於寫入接收自該記憶體系統2之資料之命令(Access UM Buffer)中之旗標P經由具有優先權0之第三埠(CPort 2；TC 0)自該記憶體系統2接收該寫入資料。
[步驟S1204]
該主機控制器120將接收自該記憶體系統2之寫入資料儲存於該裝置使用區102中。
[步驟S1205]
當該寫入資料儲存於該裝置使用區102中時，該主機控制器120經由具有優先權1之第二埠(CPort 1；TC 1)將意謂已完成儲存之一通知命令(Acknowledge UM Buffer)傳輸至該記憶體系統2。此完成資料自該記憶體系統2至該主機裝置1之寫入。
現在將描述在以下情況中執行之一操作：資訊處理裝置包含用於通信路徑3之兩種優先權設定，且如圖11B中所示，當請求一資料傳送時，用於對應的資料傳送之通信路徑3之優先權恆定地維持為1。
[步驟S1301]
該裝置控制器主區段202判定當將資料傳輸至該主機裝置1時使用優先權1。因此，該裝置控制器主區段202設定資料傳送命令(Access UM Buffer)中之旗標P(P==1)。此外，該裝置控制器主區段202將資料寫入至該主機裝置1且因此設定資料傳送命令(Access UM Buffer)中之旗標W。
[步驟S1302]
該裝置控制器主區段202傳輸寫入接收自該記憶體系統2且包含資訊(諸如旗標W、設定；旗標P，設定；位址；及大小(WRITE；P==1；Address；Size))之資料之一命令(Access UM Buffer)。該命令係經由具有優先權1之第二埠(CPort 1；TC 1)傳輸至該主機裝置1。
[步驟S1303]
當自該記憶體系統2接收到寫入資料之命令(Access UM Buffer)時，該主機控制器120基於資訊(諸如旗標W，設定；旗標P，設定；位址及大小(WRITE；P==1；Address；Size))自該記憶體系統2接收寫入資料(UM DATA IN)。此時，該主機控制器120基於包含於寫入接收自該記憶體系統2之資料之命令(Access UM Buffer)中之旗標P經由具有優先權1之第二埠(CPort 1；TC 1)自該記憶體系統2接收該寫入資料。
[步驟S1304]
該主機控制器120將接收自該記憶體系統2之寫入資料儲存於該裝置使用區102中。
[步驟S1305]
當該寫入資料儲存於該裝置使用區102中時，該主機控制器120經由具有優先權1之第二埠(CPort 1；TC 1)將意謂已完成儲存之一通知命令(Acknowledge UM Buffer)傳輸至該記憶體系統2。此完成資料自該記憶體系統2至該主機裝置1之寫入。
結合本實施例中所述之操作，當請求一資料傳送時，該記憶體系統2將用於對應資料傳送之通信路徑3之優先權恆定地維持為0或1。然而，該裝置控制器主區段202可基於一預定條件適當地切換優先權(0：低優先權，1：高優先權)。
此外，若該記憶體系統2自該主機裝置1接收該寫入命令500，則可執行該記憶體系統2之上述操作(讀取操作及寫入操作)，或可藉由該記憶體系統2主動執行該記憶體系統2之上述操作(讀取操作及寫入操作)。
<根據本實施例之記憶體系統之有利效果>
根據本實施例，資訊處理裝置包含該主機裝置1、具有該非揮發性半導體記憶體210之半導體記憶體裝置2及將該主機裝置1與該半導體記憶體裝置2連接在一起之通信路徑3。該主機裝置1包含該第一儲存區段100及連接該第一儲存區段100及該通信路徑3且控制該第一儲存區段之第一控制區段120。該通信路徑3包含各自被指派優先權之複數個埠。該半導體記憶體裝置2包含第二控制區段200，其連接至該通信路徑3以將包含基於將資料傳輸至該第一儲存區段100或自該第一儲存區段100接收資料之優先順序判定優先權之第一旗標(旗標P)之資料傳輸至該第一控制區段120。此外，當接收到資料傳送請求時，該第一控制區段120基於包含於該請求中之第一旗標實行該第一儲存區段100與該第二控制區段200之間經由對應於優先權之埠進行的傳輸及接收。此外，該優先權包含第一優先權0及高於該第一優先權0之第二優先權1。該第二控制區段200將指示後續操作自該第一儲存區段100讀 取資料之第二旗標(旗標R)或指示後續操作將資料寫入至該第一儲存區段100之第三旗標(旗標W)包含在該第一命令中。
根據本實施例之記憶體系統2可控制將資料傳輸至該主機裝置1且自該主機裝置1接收資料時的優先權。
用於資料傳送之命令習知地不具備用於控制優先權之機制。無關於當傳輸或接收資料時該資料的類型、大小或類似物，此妨礙適當地選擇優先權。
如上所述，優先權規定處理之優先順序。具體言之，當該主機裝置1備有彼此競爭之複數個請求時，例如先於具有一低優先權之一程序實行具有一高優先權之一程序。
如上所述，根據本實施例之記憶體系統2可在資料傳送本身的請求中包含各種類型旗標資訊，該等旗標資訊包含指示資料傳送之優先權之資訊。旗標之實例包含意謂後續操作自該主機裝置1讀取資料之旗標R、意謂後續操作將資料寫入至該主機裝置1之旗標W及指示後續序列之優先權之旗標P。
特定言之，包含於請求本身中之旗標P容許在對該主機裝置1作出請求階段判定後續資料輸入/輸出的優先權。總而言之，該記憶體系統2適當地控制優先權之能力容許最佳化該記憶體系統2之效能。
<修改>
已使用UFS記憶體裝置描述該等實施例。然而，本發明並不限於UFS記憶體裝置。假設(例如)記憶體系統係基於一用戶端伺服器模型，則可使用任何記憶體系統。更具體言之，假設記憶體系統容許將如上所述之此旗標資訊(旗標R、旗標W、旗標P等等)添加至命令，則任何記憶體系統皆係可適用的。
此外，已使用UFS記憶體裝置描述該等實施例。然而，類似於UFS記憶體裝置操作之任何半導體記憶體裝置亦可適用於其他記憶體 卡、記憶體裝置、內部記憶體或類似物，且發揮的有利效果可類似於本實施例及第二實施例。此外，該快閃記憶體210並不限於NAND快閃記憶體，反而可為任何其他半導體記憶體。
雖然已描述某些實施例，但是此等實施例僅藉由實例方式呈現且並不旨在限制本發明之範疇。實際上，本文中所述之新穎的實施例可以多種其他形式具體實施；此外，在不脫離本發明之精神之情況下可對本文中所述之實施例之形式作出各種省略、替代及改變。隨附申請範圍及其等等效物旨在涵蓋屬於本發明之範疇及精神之此等形式或修改。

Claims (15)

  1. 一種資訊處理裝置，其包括：一主機裝置、具有一非揮發性半導體記憶體之一半導體記憶體裝置及將該主機裝置與該半導體記憶體裝置連接在一起之一通信路徑，其中該主機裝置包括：一第一儲存區段；及一第一控制區段，其連接至該第一儲存區段及該通信路徑且控制該第一儲存區段，該通信路徑包括：複數個埠，其等各自被指派一優先權，該半導體記憶體裝置包括：一第二控制區段，其連接至該通信路徑以將一第一命令傳輸至該第一控制區段，該第一命令含有指示將資料傳輸至該第一儲存區段或自該第一儲存區段接收資料之一操作之埠之一優先權之一第一旗標，及當接收到該第一命令時，該第一控制區段基於包含於該第一命令中之該第一旗標而經由被指派對應於藉由該第一旗標所指示之該優先權之一優先權之埠實行該第一儲存區段與該第二控制區段之間之資料傳輸或接收。
  2. 如請求項1之裝置，其中該第一控制區段產生一第二命令，及當自該第一控制區段接收到該第二命令時，該第二控制區段將繼該第二命令之後之該第一命令傳輸至該第一控制區段。
  3. 如請求項1之裝置，其中該優先權包含一第一優先權及高於該第一優先權之一第二優先權。
  4. 如請求項3之裝置，其中該第二控制區段將該優先權恆定地設定為該第一優先權。
  5. 如請求項3之裝置，其中該第二控制區段將該優先權恆定地設定為該第二優先權。
  6. 如請求項3之裝置，其中該第二控制區段基於一預定條件選擇該第一優先權或該第二優先權。
  7. 如請求項1之裝置，其中該第二控制區段在該第一命令中包含指示一後續操作自該第一儲存區段讀取資料之一第二旗標或指示該後續操作將資料寫入至該第一儲存區段之一第三旗標。
  8. 一種資訊處理裝置，其包括一主機裝置、具有一非揮發性半導體記憶體之一半導體記憶體裝置及將該主機裝置與該半導體記憶體裝置連接在一起之一通信路徑，其中該主機裝置包括：一第一儲存區段；及一第一控制區段，其連接至該第一儲存區段及該通信路徑且控制該第一儲存區段，該通信路徑包括：複數個埠，其等各自被指派一優先權，該半導體記憶體裝置包括：一第二控制區段，其經組態以將一第一命令傳輸至該第一控制區段，該第一命令包括指示一後續操作自該第一儲存區段讀取資料之一第一旗標或指示該後續操作將資料寫入至該第一儲存區段之一第二旗標，及當接收到該第一命令時，該第一控制區段基於包含於該第一命令中之該第一旗標或該第二旗標而經由對應於該優先權之埠實行該第一儲存區段與該第二控制區段之間之資料傳輸及接 收。
  9. 一種包括一非揮發性半導體記憶體且透過一通信路徑連接至一主機裝置之記憶體系統，該主機裝置包括一第一控制區段，該記憶體系統包括：一第二控制區段，其連接至該通信路徑且經組態以將一第一命令傳輸至該主機裝置之該第一控制區段，該第一命令包括指示將資料傳輸至該主機裝置之一第一儲存區段或自該第一儲存區段接收資料之一操作之優先權之一第一旗標，該第一控制區段連接至該第一儲存區段及該通信路徑且經組態以控制該第一儲存區段，其中當接收到該第一命令時，該第一控制區段經組態以基於該第一命令中所包括之該第一旗標而透過各自被指派優先權之該通信路徑之複數個埠中之一埠執行在該第一儲存區段與該第二控制區段之間的資料交換，及該埠係被指派對應於藉由該第一旗標所指示之該優先權之一優先權。
  10. 如請求項9之記憶體系統，其中當自該第一控制區段接收到由該第一控制區段產生之一第二命令時，該第二控制區段經組態以將繼該第二命令之後之該第一命令傳輸至該第一控制區段。
  11. 如請求項9之記憶體系統，其中該優先權包含一第一優先權及高於該第一優先權之一第二優先權。
  12. 如請求項11之記憶體系統，其中該第二控制區段經設定以始終具有該第一優先權。
  13. 如請求項11之記憶體系統，其中該第二控制區段經設定以始終具有該第二優先權。
  14. 如請求項11之記憶體系統，其中該第二控制區段基於一預定條件 選擇該第一優先權或該第二優先權。
  15. 如請求項9之記憶體系統，其中該第二控制區段經組態以在該第一命令中包含指示一後續操作係自該第一儲存區段讀取資料之一操作之一第二旗標或指示該後續操作係將資料寫入至該第一儲存區段中之一操作之一第三旗標。
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