CN104603768A - 信息处理设备 - Google Patents

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Abstract

根据一个实施例，一种信息处理设备包括主机设备、具有非易失性半导体存储器的半导体存储设备，以及将所述主机设备和所述半导体存储设备连接在一起的通信路径。

Description

信息处理设备
相关申请的交叉引用
本申请基于并要求2012年9月4日提交的第2012-194380号日本专利申请的优先权，此日本专利申请的全部内容在此引入作为参考。
技术领域
在此描述的实施例一般地涉及信息处理设备。
背景技术
统一存储器架构(UMA)是一种使用图形处理单元(GPU)等的技术，所述图形处理单元等包括多个集成在一起并共享一个存储器的算术处理器。
附图说明
图1是示出根据一个实施例的信息处理设备的配置的一个实例的示意图；
图2是示出根据一个实施例的设备使用区域中的存储器结构的示意图；
图3是示出根据一个实施例的L2P高速缓存标记区域中的存储器结构的示意图；
图4是示出根据一个实施例的L2P高速缓存区域中的存储器结构的示意图；
图5是示出根据一个实施例的写入高速缓存标记区域中的存储器结构的示意图；
图6是示出根据一个实施例的写入高速缓存区域中的存储器结构的示意图；
图7是示出根据一个实施例的写入命令的数据结构的一个实例的示意图；
图8是示出根据一个实施例的数据传输命令的格式的一个实例的示意图；
图9是示出根据一个实施例的数据传输命令中包含的标志的一个实例的示意图；
图10A是示出存储系统经由第三端口接收数据的操作的示意图，并且图10B是示出存储系统经由第二端口接收数据的操作的示意图；以及
图11A是示出存储系统经由第三端口发送数据的操作的示意图，并且图11B是示出存储系统经由第二端口发送数据的操作的示意图。
具体实施方式
一般而言，根据一个实施例，一种信息处理设备包括：
主机设备、具有非易失性半导体存储器的半导体存储设备，以及将所述主机设备和所述半导体存储设备连接在一起的通信路径，
所述主机设备包括：
第一存储部；以及
第一控制部，其与所述第一存储部和所述通信路径连接并且控制所述第一存储部，
所述通信路径包括：
多个端口，为所述多个端口中的每个端口分配一个优先级，
所述半导体存储设备包括：
第二控制部，其与所述通信路径连接以便将包含第一标志的请求发送到所述第一控制部，所述第一标志基于将数据发送到所述第一存储部或从所述第一存储部接收数据的操作的优先顺序，确定所述端口的优先级，以及
在接收到所述请求时，所述第一控制部基于所述请求中包含的所述第一标志，经由与所述优先级对应的端口，执行所述第一存储部与所述第二控制部之间的数据发送和接收。
下面将参考附图描述实施例。在以下描述中，具有基本上相同的功能和配置的组件由相同的参考标号表示。所述实施例的技术概念并未将所述实施例的组件的材料、形状、结构、布置等限于下面描述的材料、形状、结构、布置等。所述实施例的技术概念可以在权利要求的范围内变化。
(实施例)
图1示意性地示出根据本实施例的信息处理设备的基本配置。根据本实施例的信息处理设备包括主机设备(或外部设备)1和存储系统2，存储系统2用作主机设备1的存储设备。主机设备1和存储系统2经由通信路径3被连接在一起。用于嵌入应用的符合通用闪存存储(UFS)标准的闪存或固态驱动器(SSD)适用于存储系统2。信息处理设备例如是个人计算机、蜂窝电话或图像拾取设备。作为通信路径3的通信标准，例如采用移动行业处理器接口(MIPI)UniPro协议。
<存储系统的概要>
存储系统2包括用作非易失性半导体存储器的NAND闪存210，以及向/从主机设备1传输数据的设备控制器200。
NAND闪存210包括具有存储器单元阵列的至少一个存储器芯片。存储器单元阵列包括以矩阵布置的多个存储器单元。此外，每个块包括多个页。每个页是写入和读取单位。
此外，NAND存储器210存储L2P表211和主机设备1发送的用户数据212。用户数据212例如包括主机设备1为其提供运行时环境的操作系统程序(OS)、主机设备1在OS上执行的用户程序，以及OS或用户程序输入和输出的数据。
L2P表211是一种类型的使存储系统2能够用作主机设备1的外部存储设备所需的管理信息，并且是地址转换信息，所述地址转换信息将主机设备1用于访问存储系统2的逻辑块地址(LBA)与NAND存储器210中的物理地址(块地址+页地址+页内存储位置)关联。L2P表211的一部分被缓存在下面描述的主机设备1中的L2P高速缓存区域300中。为了与被缓存在L2P高速缓存区域300中的内容区分开，以下将存储在NAND存储器210中的L2P表211称为L2P主体211。
设备控制器200包括作为通信路径3的连接接口的主机连接适配器201、作为设备控制器200与NAND存储器210之间的连接接口的NAND连接适配器204、控制设备控制器200的设备控制器主体部202，以及RAM203。
RAM 203被用作缓冲器，其被配置为存储要写入到NAND存储器210的数据或从NAND存储器210读取的数据。此外，RAM 203被用作命令队列，其对与主机设备1输入的写入请求和读取请求相关的命令进行排队。例如，RAM 203可以包括小型SRAM、小型DRAM等。此外，RAM 203的功能可以由寄存器等提供，而不是由RAM 203提供。
设备控制器主体部202经由主机连接适配器201控制主机设备1与RAM 203之间的数据传输。设备控制器主体部202经由NAND连接适配器204控制RAM 203与NAND存储器210之间的数据传输。具体地说，设备控制器主体部202在通信路径3中用作设备控制器主体部202与主机设备1之间的总线主机，以便使用第一端口230传输数据。设备控制器主体部202还包括两个其它总线主机205和206。总线主机205可以使用第二端口231向/从主机设备1传输数据。总线主机206可以使用第三端口232向/从主机设备1传输数据。下面将描述端口230至232的作用。
设备控制器主体部202例如包括微计算机单元，其具有算术设备和存储设备。算术设备执行被预存储在存储设备中的固件，以便实现设备控制器主体部202的功能。存储设备可以从设备控制器主体部202省略，其中固件被存储在NAND存储器210中。此外，可以使用ASIC配置设备控制器主体部202。
此外，根据本实施例的存储系统2采取被嵌入在信息处理设备中的闪存，其符合通用闪存存储(UFS)标准。因此，描述的命令等符合UFS标准。
<主机设备的概要>
主机设备1包括执行OS和用户程序的CPU 110、主存储器100，以及主机控制器120。主存储器100、CPU 110以及主机控制器120通过总线140被连接在一起。
例如使用DRAM配置主存储器100。主存储器100包括主机使用区域101和设备使用区域102。当主机设备1执行OS和用户程序时，主机使用区域101被用作程序解压缩区域，或者当主机设备1执行被解压缩到程序解压缩区域中的程序时，主机使用区域101被用作工作区域。设备使用区域102被用作高速缓存区域，有关存储系统2的管理信息被缓存在该区域中，并且针对该区域执行读取和写入操作。在此，采取L2P表211作为被缓存在存储系统2中的管理信息的一个实例。此外，写入数据将被缓存在设备使用区域102中。
<端口的概要>
现在，将描述根据本实施例的主机设备1和存储系统2的端口。根据本实施例的主机设备1和存储系统2通过一条线路(通信路径3)被物理地连接在一起。但是，主机设备1和存储系统2通过多个接入点被连接在一起，这些接入点在下面描述并且被称为端口(也被称为CPort)。
主机控制器120包括作为总线140的连接接口的总线适配器121、作为通信路径3的连接接口的设备连接适配器126，以及主机控制器主体部122，主机控制器主体部122经由总线适配器向/从主存储器100和CPU 110传输数据和命令，并且经由设备连接适配器126向/从存储系统2传输数据(包括命令)。主机控制器主体部122通过第一端口130被连接到设备连接适配器126。主机控制器主体部122能够经由第一端口130向/从存储系统2传输数据。
此外，主机控制器120包括：主存储器DMA 123，其在主机使用区域101与设备使用区域102之间执行DMA传输；控制DMA 124，其捕获存储系统2发送的用于访问设备使用区域102的命令，并且将状态信息发送到存储系统，该状态信息指示主机控制器主体部122如何处理设备使用区域102；数据DMA 125，其在设备使用区域102与存储系统2之间执行DMA传输。控制DMA 124通过第二端口131被连接到设备连接适配器126。控制DMA 124可以经由第二端口131，将命令和状态信息发送到存储系统2，并从存储系统2接收命令和状态信息。此外，数据DMA 125通过第三端口132被连接在设备连接适配器126之间。数据DMA 125能够经由第三端口132，将数据发送到存储系统2并从存储系统2接收数据。
设备连接适配器126和主机连接适配器201的功能允许分别将第一端口130、第二端口131和第三端口132与第一端口230、第二端口231和第三端口232相关联。具体地说，设备连接适配器126经由第一端口230，将经由第一端口130被发送到存储系统2的内容发送到设备控制器主体部202。设备连接适配器126还经由第二端口231，将经由第二端口131被发送到存储系统2的内容发送到设备控制器主体部202。设备连接适配器126还经由第三端口232，将经由第三端口132被发送到存储系统2的内容发送到设备控制器主体部202。
此外，设备连接适配器126经由第一端口130，将经由第一端口230被发送到主机设备1的内容发送到主机控制器主体部122。设备连接适配器126还经由第二端口131，将经由第二端口231被发送到主机设备1的内容发送到控制DMA 124。设备连接适配器126还经由第三端口132，将经由第三端口232被发送到主机设备1的内容发送到数据DMA 125。例如，经由总线适配器121，将被发送到控制DMA 124和数据DMA 125的内容发送到主机控制器主体部122。
端口130至132的每一个都可以包括输入缓冲器，其被用于与存储系统2的通信。主机控制器主体部122、控制DMA 124和数据DMA 125使用单独的输入/输出缓冲器被连接到存储系统2。因此，主机控制器120能够独立地使用主机控制器主体部122执行与存储系统2的通信，使用控制DMA 124执行与存储系统2的通信，并且使用数据DMA 125执行与存储系统2的通信。此外，这些通信可以被切换到彼此而不需要更改输入/输出缓冲器。因此，可以快速实现通信的切换。这也适用于存储系统2中提供的端口230至232。
如上所述，根据本实施例的信息处理设备包括三种类型的端口：第一端口(也被称为CPort 0)130和230、第二端口(也被称为CPort 1)131和231，以及第三端口(也被称为CPort 2)132和232。
此外，针对每个端口设置优先级(业务类，也被称为TC等)。具体地说，针对第一端口130和230设置优先级0(低)。针对第二端口131和231设置优先级1(高)。针对第三端口132和232设置优先级0(低)。
当主机设备1向存储系统2发出请求时，基本上使用第一端口130和230。来自存储系统2的此类请求适当地选择第二端口131和231或第三端口132和232，如下所述。
如果第一端口130和230并未彼此区分开，则为了简单起见，第一端口130和230被统称为第一端口。此外，如果第二端口131和231并未彼此区分开，则为了简单起见，第二端口131和231被统称为第二端口。此外，如果第三端口132和232并未彼此区分开，则为了简单起见，第三端口132和232被统称为第三端口。
<优先级(业务类[TC])>
现在，将描述优先级(业务类[TC])。优先级(业务类)是当主机设备1将数据等发送到存储系统2时使用的优先顺序。具体地说，优先级是一个值，其指示当数据传输彼此竞争时，主机设备1和存储系统2之间的数据传输等的顺序。例如，第一实施例设置两种类型的优先级：优先级1(也被称为TC1)和低于优先级1的优先级0(也被称为TC0)。
针对第一至第三端口的每一个预设置优先级。根据本实施例，将第一端口(CPort 0)设置为优先级0(TC 0)，将第二端口(CPort 1)设置为优先级1(高)(TC 1)，并且将第三端口(CPort 2)设置为优先级0(低)(TC 0)。下面将描述一种用于选择优先级的方法。
<设备使用区域的概要>
图2是示出设备使用区域102的存储器结构的示意图。如图2中所示，设备使用区域102包括：L2P高速缓存区域300，其中缓存L2P主体211的一部分；L2P高速缓存标记区域310，其中存储用于L2P高速缓存区域300的命中或未命中确定的标记信息；写入高速缓存区域400，这是其中缓存写入数据的高速缓存结构的存储器区域；以及写入高速缓存标记区域410，其中存储用于写入高速缓存区域400的命中或未命中确定的标记信息。
<L2P高速缓存标记区域的存储器结构>
图3是示出L2P高速缓存标记区域310的存储器结构的示意图。图4是示出L2P高速缓存区域300的存储器结构的示意图。在此，例如，LBA的数据长度为26位，并且将使用LBA的较低22位引用L2P高速缓存区域300。在描述中，LBA的较高4位被表示为T，并且LBA的较低22位被表示为L。LBA将被分配给形成NAND存储器210的每个页(在此，页等于4千字节)。
形成L2P高速缓存区域300的每个高速缓存行存储一个LBA的物理地址(Phys.Addr.)，如图4中所示。L2P高速缓存区域300包括222个高速缓存行。每个高速缓存行的容量为4字节，其相当于用于存储26位物理地址的足够大小。因此，L2P高速缓存区域300的总大小为222×4字节，即，16兆字节。此外，配置L2P高速缓存区域300以便以L值的顺序，将对应于LBA的物理地址存储在L2P高速缓存区域300中。即，通过引用地址(通过使L2P高速缓存区域300的页地址(L2P基地址)加上4*L而获得每个地址)，读取形成L2P高速缓存区域300的单独高速缓存行。形成L2P高速缓存区域300的每个4字节高速缓存行中的额外区域(即，除了其中存储26位物理地址的区域之外，整个4字节高速缓存行区域)被表示为“填充(pad)”。在以下的表中，额外部分被表示为“填充”。
此外，如图3中所示，以被存储在L2P高速缓存区域300中的每个高速缓存行的L值的顺序，将用作标记信息的值T记录在L2P高速缓存标记区域310中。每个表项包括其中存储标记信息的字段311，以及其中存储指示高速缓存行是否有效的VL(有效L2p)位的字段312。在此，配置L2P高速缓存标记区域310，以便作为标记信息被记录在L2P高速缓存标记区域310中的T与LBA的较高位T相匹配，该LBA对应于被存储在L2P高速缓存区域300内的对应高速缓存行(即，使用L引用的高速缓存行)中的物理地址。即，通过引用地址(该地址通过使L2P高速缓存标记区域310的基地址加上形成所需LBA的L值而获得)，判定对应于所需LBA的较高位T的物理地址是否被缓存在L2P高速缓存区域300中，以便判定被存储在被引用位置中的标记信息是否与形成所需LBA的T值相匹配。如果标记信息与T值相匹配，则信息处理设备确定缓存了对应于所需LBA的物理地址。如果标记信息与T值未能匹配，则信息处理设备确定未缓存对应于所需LBA的物理地址。T是4位值，并且VL位的容量为1位。因此，每个表项的容量为1字节。因此，L2P高速缓存标记区域310的大小为222乘以1字节，即，大小为4兆字节。
图5是示出写入高速缓存标记区域410的存储器结构的示意图。图6是示出写入高速缓存区域400的存储器结构的示意图。在此，使用LBA的较低13位的值引用写入高速缓存区域400。在以下描述中，LBA的较高13位的值被表示为T’。较低13位的值被表示为L’。
具有页大小的写入数据被存储在形成写入高速缓存区域400的单独高速缓存行中，如图6中所示。
写入高速缓存区域400包括213个高速缓存行。具有页大小(在此，4千字节)的写入数据被缓存在该高速缓存行中。因此，写入高速缓存区域400的总大小为213×4千字节，即，32兆字节。
此外，在写入高速缓存区域400中，以L’值的顺序存储对应的写入数据。即，通过引用地址(通过使写入高速缓存区域400的页地址(WC基地址)加上L’*8K而获得每个地址)，读取形成写入高速缓存区域400的单独高速缓存行。
此外，如图5中所示，以被存储在写入高速缓存区域400中的每个高速缓存行的L’的顺序，将用作标记信息的T’记录在写入高速缓存标记区域410中。每个表项包括：字段411，其中存储标记信息；字段412，其中存储指示高速缓存行是否有效的有效缓冲器(VB)位；以及字段413，其中存储指示被缓存的写入数据是脏还是干净的脏缓冲器(DB)位。
配置写入高速缓存标记区域410，以便作为标记信息被记录在写入高速缓存标记区域410中的T’与分配给页(要在该页中存储被存储在写入高速缓存区域400内的对应高速缓存行(即，使用L’引用的高速缓存行)中的写入数据)的LBA的较高位T’相匹配。即，通过引用地址(该地址通过使写入高速缓存标记区域410的基地址(WC标记基地址)加上形成所需LBA的较高位T的L’值而获得)，判定对应于所需LBA的写入数据是否缓存在写入高速缓存区域400中，以便判定被存储在被引用位置中的标记信息是否与形成所需LBA的T’值相匹配。
脏高速缓存行指这样的状态：其中被存储在该高速缓存行中的写入数据未能与被存储在NAND存储器210上的对应地址处的数据相匹配。干净高速缓存行指这样的状态：其中写入数据与被存储的数据相匹配。脏高速缓存行通过被写回到NAND存储器210而变干净。写入高速缓存标记区域410中的每条标记信息T’的数据长度为13位，并且每个DB位和VB位需要1位大小。因此，每个表项的容量为2字节。因此，写入高速缓存标记区域410的大小为213乘以2字节，即，大小为16千字节。
CPU 110执行OS和用户程序，并且基于来自其中任何一个程序的请求，生成写入命令以便将被存储在主机使用区域101中的数据写入到存储系统2。所生成的写入命令被发送到主机控制器120。
<写入命令的数据结构的概要>
图7是示出写入命令的数据结构的一个实例的示意图。如图7中所示，写入命令500包括：写入指令501，其指示命令500将为写入数据提供指令；主机使用区域101中的源地址502，在该地址处存储写入目标数据；第一目的地地址503，其指示要将写入数据写入到的地址；以及写入数据的数据长度504。第一目的地地址503被表示为LBA。
主机控制器主体部122经由总线适配器121接收CPU 110发送的写入命令500，并且读取均包含在接收的写入命令500中的源地址502和第一目的地地址503。然后，主机控制器主体部122经由设备连接适配器126，将被存储在源地址502处的数据和第一目的地地址503传输到存储系统2。
主机控制器主体部122可以使用主存储器DMA 123读取被存储在源地址502处的数据。此时，主机控制器主体部122在主机控制器主体部122中的缓冲器地址处设置源地址502和数据长度504以及目的地地址，并且激活主存储器DMA 123。
此外，主机控制器主体部122能够从CPU 110接收不同于写入命令500的各种命令。在此，主机控制器主体部122在命令队列中对接收的命令进行排队，并且以从前导命令开始的顺序，从命令队列获得处理目标命令。其中存储命令队列的数据结构的区域可以在主存储器100上受到保护，或者通过在主机控制器主体部122的内部或附近布置小型存储器或寄存器来配置。
此外，主机控制器主体部122与主存储器DMA 123、控制DMA 124及数据DMA 125的每一个之间的通信路径并不限于特定路径。例如，总线适配器121可以被用作通信路径，或者可以提供专用线路并且将其用作通信路径。
<命令格式>
现在，将参考图8描述根据本实施例的数据传输命令(也被称为请求)的格式。图8是示出根据本实施例的数据传输命令的格式的一个实例的示意图。
如图8中所示，当用于向主机设备1发出数据传输请求时，数据传输命令(Access UM Buffer(访问UM缓冲器))可以包含各种信息。具体地说，根据本实施例的数据传输命令(Access UM Buffer)可以包含标志信息(参见图8中的虚线部分)。
<标志>
现在，参考图9，将描述根据本实施例的数据传输命令(Access UMBuffer)中包含的标志。图9示出根据本实施例的数据传输命令(Access UMBuffer)中包含的标志的一个实例。
如图9中所示，根据本实施例的数据传输命令(Access UM Buffer)包含三种类型的标志：R、W和P。在从主机设备1接收到命令时，存储系统2在数据传输命令中设置这些标志。
[标志R]
标志R指示后续操作将数据从主机设备1的主存储器100读取到存储系统2中。
具体地说，如果后续操作将数据从主机设备1读取到存储系统2中，则设置标志R。
[标志W]
标志W指示后续操作将数据从存储系统2写入到主机设备1的主存储器100中。
如果后续操作将数据从存储系统2写入到主机设备1，则设置标志W。
[标志P]
标志P确定从存储系统2到主机设备1的后续数据输入序列(UMDATA IN)或者从主机设备1到存储系统2的后续输出序列(UM DATAOUT)的优先级。经由对应于选定优先级的端口执行每个序列。
具体地说，如果从存储系统2到主机设备1的数据输入序列(UMDATA IN)或者从主机设备1到存储系统2的输出序列(UM DATA OUT)的优先级高，则设置标志P。在识别到设置标志P时，主机设备1经由被设置为优先级1(高)的第二端口发送和接收数据。
如果从存储系统2到主机设备1的数据输入序列(UM DATA IN)或者从主机设备1到存储系统2的输出序列(UM DATA OUT)的优先级低，则清除标志P。因此，在识别到已清除标志P时，主机设备1经由具有优先级0(低)的第三端口发送和接收数据。
<读取操作>
现在，将参考图10描述在存储系统2从主机设备1读取数据的情况下，信息处理设备执行的操作的一个实例。图10A是示出其中存储系统2经由第三端口接收数据的操作的示意图。图10B是示出其中存储系统2经由第二端口接收数据的操作的示意图。
首先，将描述在以下情况下执行的操作：信息处理设备包括通信路径3的两个优先级设置(0，低优先级；1，高优先级)，并且当请求数据传输时，用于对应数据传输的通信路径3的优先级被恒定地保持为0，如图10A中所示。
[步骤S1001]
设备控制器主体部202确定当从主机设备1接收数据时，要使用优先级0。因此，设备控制器主体部202在数据传输命令(Access UM Buffer)中清除标志P。此外，设备控制器主体部202要从主机设备1读取数据，并且因此在数据传输命令(Access UM Buffer)中设置标志R。
[步骤S1002]
设备控制器主体部202发送命令(Access UM Buffer)，该命令用于读取被存储在设备使用区域102中的数据并且包括诸如以下信息：标志R，设置；标志P，清除；地址；以及大小(读取；P＝＝0；地址；大小)。经由具有优先级1(高)的第二端口(CPort 1；TC 1)，将命令发送到主机设备1。
[步骤S1003]
在从存储系统2接收到用于读取数据的命令时，主机控制器120基于诸如以下信息，从设备使用区域102取回数据：标志R，设置；标志P，清除；地址；以及大小(读取；P＝＝0；地址；大小)。
[步骤S1004]
然后，基于从存储系统2接收的用于读取数据的命令(Access UMBuffer)中包含的标志P，主机控制器120经由具有优先级0的第三端口(CPort 2；TC 0)，将读取数据传输到存储系统2(UM DATA OUT)。
现在，将描述在以下情况下执行的操作：信息处理设备包括通信路径3的两个优先级设置(0，低优先级；1，高优先级)，并且当请求数据传输时，用于对应数据传输的通信路径3的优先级被恒定地保持为1，如图10B中所示。
[步骤S1101]
设备控制器主体部202确定当从主机设备1接收数据时，要使用优先级1。因此，设备控制器主体部202在数据传输命令(Access UM Buffer)中设置标志P。此外，设备控制器主体部202要从主机设备1读取数据，并且因此在数据传输命令(Access UM Buffer)中设置标志R。
[步骤S1102]
设备控制器主体部202发送命令(Access UM Buffer)，该命令用于读取被存储在设备使用区域102中的数据并且包括诸如以下信息：标志R，设置；标志P，设置；地址；以及大小(读取；P＝＝1；地址；大小)。经由具有优先级1(高)的第二端口(CPort 1；TC 1)，将命令发送到主机设备1。
[步骤S1103]
在从存储系统2接收到用于读取数据的命令(Access UM Buffer)时，主机控制器120基于诸如以下信息，从设备使用区域102取回数据：标志R，设置；标志P，设置；地址；以及大小(读取；P＝＝1；地址；大小)。
[步骤S1104]
然后，基于从存储系统2接收的用于读取数据的命令(Access UMBuffer)中包含的标志P，主机控制器120经由具有优先级1的第三端口(CPort 1；TC 1)，将读取数据传输到存储系统2(UM DATA OUT)。
<写入操作>
现在，将参考图11描述在存储系统2将数据写入到主机设备1的情况下，信息处理设备执行的操作的一个实例。图11A是示出其中存储系统2经由第三端口发送数据的操作的示意图。图11B是示出其中存储系统2经由第二端口发送数据的操作的示意图。
首先，将描述在以下情况下执行的操作：信息处理设备包括通信路径3的两个优先级设置，并且当请求数据传输时，用于对应数据传输的通信路径3的优先级被恒定地保持为0，如图11A中所示。
[步骤S1201]
设备控制器主体部202确定当将数据发送到主机设备1时，要使用优先级0。因此，设备控制器主体部202在数据传输命令(Access UM Buffer)中清除标志P(P＝＝0)。此外，设备控制器主体部202要将数据写入到主机设备1，并且因此在数据传输命令(Access UM Buffer)中设置标志W。
[步骤S1202]
设备控制器主体部202发送请求命令(Access UM Buffer)，该命令用于读取被存储在设备使用区域102中的数据并且包括诸如以下信息：标志W，设置；标志P，清除；地址；以及大小(写入；P＝＝0；地址；大小)。经由具有优先级1(高)的第二端口(CPort 1；TC 1)，将命令发送到主机设备1。
[步骤S1203]
在从存储系统2接收到用于写入数据的命令(Access UM Buffer)时，主机控制器120基于诸如以下信息，从存储系统2接收写入数据(UMDATA IN)：标志W，设置；标志P，清除；地址；以及大小(写入；P＝＝0；地址；大小)。此时，主机控制器120基于从存储系统2接收的用于写入数据的命令(Access UM Buffer)中包含的标志P，经由具有优先级0的第三端口(CPort 2；TC 0)，从存储系统2接收写入数据。
[步骤S1204]
主机控制器120将从存储系统2接收的写入数据存储在设备使用区域102中。
[步骤S1205]
当写入数据被存储在设备使用区域102中时，主机控制器120经由具有优先级1的第二端口(CPort 1；TC 1)，向存储系统2发送表示存储已完成的通知命令(Acknowledge UM Buffer(确认UM缓冲器))。这完成将数据从存储系统2写入到主机设备1。
现在，将描述在以下情况下执行的操作：信息处理设备包括通信路径3的两个优先级设置，并且当请求数据传输时，用于对应数据传输的通信路径3的优先级被恒定地保持为1，如图11B中所示。
[步骤S1301]
设备控制器主体部202确定当将数据发送到主机设备1时，要使用优先级1。因此，设备控制器主体部202在数据传输命令(Access UM Buffer)中设置标志P(P＝＝1)。此外，设备控制器主体部202要将数据写入到主机设备1，并且因此在数据传输命令(Access UM Buffer)中设置标志W。
[步骤S1302]
设备控制器主体部202发送命令(Access UM Buffer)，该命令用于写入从存储系统2接收的数据并且包括诸如以下信息：标志W，设置；标志P，设置；地址；以及大小(写入；P＝＝1；地址；大小)。经由具有优先级1的第二端口(CPort 1；TC 1)，将命令发送到主机设备1。
[步骤S1303]
在从存储系统2接收到用于写入数据的命令(Access UM Buffer)时，主机控制器120基于诸如以下信息，从存储系统2接收写入数据(UMDATA IN)：标志W，设置；标志P，设置；地址；以及大小(写入；P＝＝1；地址；大小)。此时，主机控制器120基于从存储系统2接收的用于写入数据的命令(Access UM Buffer)中包含的标志P，经由具有优先级1的第二端口(CPort 1；TC 1)，从存储系统2接收写入数据。
[步骤S1304]
主机控制器120将从存储系统2接收的写入数据存储在设备使用区域102中。
[步骤S1305]
当写入数据被存储在设备使用区域102中时，主机控制器120经由具有优先级1的第二端口(CPort 1；TC 1)，向存储系统2发送表示存储已完成的通知命令(Acknowledge UM Buffer)。这完成将数据从存储系统2写入到主机设备1。
结合在本实施例中描述的操作，当请求数据传输时，存储系统2将用于对应数据传输的通信路径3的优先级恒定地保持为0或1。但是，设备控制器主体部202可以基于预定条件，适当地切换优先级(0，低优先级；1，高优先级)。
此外，如果存储系统2从主机设备1接收写入命令500，则可以执行存储系统2的上述操作(读取操作和写入操作)，或者上述操作可以由存储系统2主动执行。
<根据本实施例的存储系统的有利效果>
根据本实施例，信息处理设备包括主机设备1、具有非易失性半导体存储器210的半导体存储设备2，以及将主机设备1和半导体存储设备2连接在一起的通信路径3。主机设备1包括第一存储部100和第一控制部120，第一控制部120与第一存储部100和通信路径3连接并且控制第一存储部。通信路径3包括多个端口，为每个端口分配优先级。半导体存储设备2包括第二控制部200，其与通信路径3连接以便将包括第一标志(标志P)的数据发送到第一控制部120，该第一标志基于将数据发送到第一存储部100或从第一存储部100接收数据的操作的优先顺序来确定优先级。此外，在接收到数据传输请求时，第一控制部120基于请求中包含的第一标志，经由对应于所述优先级的端口，在第一存储部100和第二控制部200之间执行数据发送和接收。此外，所述优先级包括第一优先级0和高于第一优先级0的第二优先级1。第二控制部200在第一命令中包括第二标志(标志R)或第三标志(标志W)，该第二标志指示后续操作从第一存储部100读取数据，该第三标志指示后续操作将数据写入到第一存储部100。
当将数据发送到主机设备1并从主机设备1接收数据时，根据本实施例的存储系统2能够控制优先级。
用于数据传输的命令通常没有用于控制优先级的机制。当发送或接收数据时，这妨碍根据情况选择优先级，从而不考虑数据的类型、大小等。
如上所述，优先级指定处理的优先顺序。具体地说，例如当为主机设备1打包多个彼此竞争的请求时，具有高优先级的过程早于具有低优先级的过程而执行。
如上所述，根据本实施例的存储系统2能够在用于数据传输的请求本身中包括各种类型的标志信息，其中包括指示数据传输的优先级的信息。标志的实例包括：标志R，其表示后续操作从主机设备1读取数据；标志W，其表示后续操作将数据写入到主机设备1；以及标志P，其指示后续序列的优先级。
具体地说，请求本身中包括的标志P允许在向主机设备1发出请求的阶段中，确定后续数据输入/输出的优先级。存储系统2适当地控制优先级的能力允许整体优化存储系统2的性能。
<修改>
使用UFS存储设备描述了各实施例。但是，本发明并不限于UFS存储设备。可以使用任何存储系统，前提是例如存储系统基于客户机服务器模型。更具体地说，任何存储系统都适用，前提是存储系统允许将如上所述的此类标志信息(标志R、W、P等)添加到命令。
此外，使用UFS存储设备描述了各实施例。但是，操作方式类似于UFS存储设备的任何半导体存储设备也适用于其它存储器卡、存储设备、内部存储器等，并且可以产生类似于本实施例和第二实施例中的有利效果。此外，闪存210并不限于NAND闪存，然而可以是任何其它半导体存储器。
尽管描述了特定实施例，但这些实施例仅通过实例的方式提供，并且并非旨在限制本发明的范围。实际上，可以以各种其它形式体现在此描述的新颖实施例；此外，可以对在此描述的实施例的形式进行各种省略、替换和更改而不偏离本发明的精神。所附权利要求及其等同物旨在覆盖落入本发明的精神和范围内的此类形式和修改。

Claims (15)

1.一种信息处理设备，包括：
主机设备、具有非易失性半导体存储器的半导体存储设备，以及将所述主机设备和所述半导体存储设备连接在一起的通信路径，
其中所述主机设备包括：
第一存储部；以及
第一控制部，其与所述第一存储部和所述通信路径连接并控制所述第一存储部，
所述通信路径包括：
多个端口，为所述多个端口中的每个端口分配一个优先级，
所述半导体存储设备包括：
第二控制部，其与所述通信路径连接以便将包含第一标志的第一命令发送到所述第一控制部，所述第一标志指示端口的将数据发送到所述第一存储部或从所述第一存储部接收数据的操作的优先级，以及
在接收到所述第一命令时，所述第一控制部基于所述第一命令中包含的所述第一标志，经由被分配的优先级与所述第一标志所指示的优先级对应的端口，执行所述第一存储部与所述第二控制部之间的数据发送或接收。
2.根据权利要求1的设备，其中所述第一控制部生成第二命令，并且
在从所述第一控制部接收到所述第二命令时，所述第二控制部在所述第二命令之后将所述第一命令发送到所述第一控制部。
3.根据权利要求1的设备，其中所述优先级包括第一优先级和高于所述第一优先级的第二优先级。
4.根据权利要求3的设备，其中所述第二控制部恒定地将所述优先级设置为所述第一优先级。
5.根据权利要求3的设备，其中所述第二控制部恒定地将所述优先级设置为所述第二优先级。
6.根据权利要求3的设备，其中所述第二控制部基于预定条件选择所述第一优先级或所述第二优先级。
7.根据权利要求1的设备，其中所述第二控制部在所述第一命令中包括第二标志或第三标志，所述第二标志指示后续操作从所述第一存储部读取数据，所述第三标志指示所述后续操作将数据写入到所述第一存储部。
8.一种信息处理设备，包括主机设备、具有非易失性半导体存储器的半导体存储设备，以及将所述主机设备和所述半导体存储设备连接在一起的通信路径，
其中所述主机设备包括：
第一存储部；以及
第一控制部，其与所述第一存储部和所述通信路径连接并控制所述第一存储部，
所述通信路径包括：
多个端口，为所述多个端口中的每个端口分配一个优先级，
所述半导体存储设备包括：
第二控制部，其被配置为将第一命令发送到所述第一控制部，所述第一命令包括第一标志或第二标志，所述第一标志指示后续操作从所述第一存储部读取数据，所述第二标志指示所述后续操作将数据写入到所述第一存储部，以及
在接收到所述第一命令时，所述第一控制部基于所述第一命令中包含的所述第一标志或所述第二标志，经由与所述优先级对应的端口，执行所述第一存储部与所述第二控制部之间的数据发送和接收。
9.一种存储系统，其包括非易失性半导体存储器并通过通信路径与主机设备连接，所述主机设备包括第一控制部，
所述存储系统包括：
第二控制部，其与所述通信路径连接并被配置为将第一命令发送到所述主机设备的所述第一控制部，所述第一命令包括第一标志，所述第一标志指示将数据发送到所述主机设备的第一存储部或从所述主机设备的第一存储部接收数据的操作的优先级，所述第一控制部与所述第一存储部和所述通信路径连接并被配置为控制所述第一存储部，
其中在接收到所述第一命令时，所述第一控制部被配置为基于所述第一命令中包括的所述第一标志，通过所述通信路径的均被分配优先级的多个端口中的一个端口，在所述第一存储部与所述第二控制部之间执行数据交换，以及
为该端口分配的优先级与所述第一标志所指示的优先级对应。
10.根据权利要求9的存储系统，其中在从所述第一控制部接收所述第一控制部生成的第二命令时，所述第二控制部被配置为在所述第二命令之后将所述第一命令发送到所述第一控制部。
11.根据权利要求9的存储系统，其中所述优先级包括第一优先级和高于所述第一优先级的第二优先级。
12.根据权利要求11的存储系统，其中所述第二控制部被设置为始终具有所述第一优先级。
13.根据权利要求11的存储系统，其中所述第二控制部被设置为始终具有所述第二优先级。
14.根据权利要求11的存储系统，其中所述第二控制部基于预定条件选择所述第一优先级或所述第二优先级。
15.根据权利要求9的存储系统，其中所述第二控制部被配置为在所述第一命令中包括第二标志或第三标志，所述第二标志指示后续操作是从所述第一存储部读取数据的操作，所述第三标志指示所述后续操作是在所述第一存储部中写入数据的操作。
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