TWI512828B - 半導體製程 - Google Patents

Description

半導體製程

本發明係關於一種半導體製程，特別係關於一種以去耦合電漿氮化製程及含氮的退火製程形成含氮的襯墊層的半導體製程。

在半導體製程中，為了使晶片上各個電子元件之間擁有良好的隔離，以避免元件相互干擾而產生短路現象，一般皆採用區域氧化法(localized oxidation isolation,LOCOS)或是淺溝隔離方法來進行隔離與保護。然由於LOCOS製程中產生的場氧化層(field oxide)所佔據晶片的面積太大，且生成過程會伴隨鳥嘴(bird’s beak)現象的發生，因此目前線寬在0.25微米(μm)以下的半導體製程幾乎都採用淺溝隔離方法。

淺溝隔離方法是在晶片表面的各元件間製作一淺溝並填入絕緣物質以產生電性隔離的效果。現今的淺溝隔離製程，在填入絕緣物質於淺溝中之前，會先在淺溝的側壁形成一氧化物，以進一步將絕緣物質與凹槽表面隔離。然而，當尺寸日漸微縮，反相窄通道效應(inverse narrow width effect,INWE)則更趨顯著而導致半導體裝置之性能嚴重劣化，其中反相窄通道效應(inverse narrow width effect,INWE)係為當通道寬度縮短時，電晶體的臨限電壓會跟著降低的現象。

因此，本產業亟需一種可改善上述負面效應的方法，以解決尺寸日漸微縮下所遭遇的瓶頸。

本發明提出一種半導體製程，其以去耦合電漿氮化製程及含氮的退火製程形成含氮的襯墊層，而可解決上述之問題。

本發明提供一種半導體製程，包含有下述步驟。首先，提供具有一凹槽的一基底。接著，進行一去耦合電漿氮化製程，氮化凹槽的表面，以於凹槽的表面形成一含氮的襯墊層。而後，進行一含氮的退火製程於含氮的襯墊層。

基於上述，本發明提出一種半導體製程，其先進行一去耦合電漿氮化製程以形成一含氮的襯墊層，再進行一含氮的退火製程於含氮的襯墊層。如此一來，含氮的襯墊層可有效降低反相窄通道效應(inverse narrow width effect,INWE)，改善裝置效能。再者，在進行去耦合電漿氮化製程之後，再進行一含氮的退火製程於含氮的襯墊層，可有效增加含氮的襯墊層中的氮濃度，並同時降低氮濃度隨時間的衰減速率。

第1-7圖係繪示本發明第一實施例之半導體製程之剖面示意圖。如第1-2圖所示，提供具有一凹槽R的一基底110。詳細而言，如第1圖所示，提供基底110，其中基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。接著，形成一硬遮罩層(未繪示)於基底110上並將其圖案化，以形成一圖案化的硬遮罩層120，其中形成圖案化的硬遮罩層120的方法可例如為：利用蝕刻微影的方法，形成一圖案化的光阻(未繪示)於硬遮罩層(未繪示)上，此光阻(未繪示)的圖案則定義其下方對應欲形成凹槽R的位置。然後，以光阻(未繪示)的圖案，圖案化硬遮罩層(未繪示)。在本實施例中，圖案化的硬遮罩層120可包含一墊氧化層122於基底110上，以及一墊氮化層124於墊氧化層122上。接著，如第2圖所示，再利用蝕刻等方法，將硬遮罩層120的圖案轉移至基底110，以於基底110中形成凹槽R。

如第3圖所示，在形成凹槽R之後，回蝕刻墊氮化層124。在本實施例中，回蝕刻墊氮化層124的方法例如為退縮蝕刻(pull back)製程，用來曝露凹槽R的頂角來進行後續的氮化以確保頂角的完整性，並可擴大圖案化的硬遮罩層120所定義之開口以利後續填溝製程。由於在後續例如為形成淺溝絕緣結構所填入之填充物的頂角因局部應力集中的緣故，在其後進行的蝕刻或清洗步驟中會更易損耗頂角，而形成所謂頂端凹陷結構。在小線寬製程中，在頂端凹陷結構處形成的寄生電容會顯著影響元件性質，退縮蝕刻則可避免此現象產生。

如第4圖所示，進行一去耦合電漿氮化製程P1，氮化凹槽R的表面S1，以於凹槽R的表面S1形成一含氮的襯墊層130。相較於習知，含氮的襯墊層130可有效降低反相窄通道效應(inverse narrow width effect,INWE)，改善後續所形成之MOS等元件與裝置的效能。本實施例之去耦合電漿氮化製程P1較佳為在室溫下進行，但本發明不以此為限。又在一較佳的實施態樣下，去耦合電漿氮化製程的製程時間為1秒～10分鐘，製程溫度為20℃～600℃，電漿瓦數(plasma power)為1000~2000瓦特(Watt)，以及壓力為5~200毫托(mtorr)。在一實施例中，當基底110包含一矽基底，則因去耦合電漿氮化製程P1係將矽基底的表面S1氮化，因此所形成之含氮的襯墊層130則包含一氮化矽層。此外，在進行去耦合電漿氮化製程P1之前，可先選擇性地進行一前清洗製程(未繪示)，以先去除凹槽R表面S1的蝕刻殘餘物、原生氧化層或雜質等。如此，可使所形成之含氮的襯墊層130更平整且結構更均勻。在一實施例中，前清洗製程(未繪示)可包含一含稀釋氫氟酸、標準清洗溶液(SC1)的前清洗製程，其可有效達到清洗原生氧化層等雜質的目的。

如第5圖所示，接續再進行一含氮的退火製程P2於含氮的襯墊層130。由於僅進行去耦合電漿氮化製程P1所形成的含氮的襯墊層130，其氮濃度會隨時間快速衰減。此製程上的不確定性，恐增加了後續進行之半導體製程的製程變數，而較難以控制所形成之半導體裝置的品質。並且，當氮濃度隨時間快速衰減，本發明所形成之含氮的襯墊層130，其可有效降低反相窄通道效應(inverse narrow width effect,INWE)的功能亦快速減弱。因此，本發明在進行去耦合電漿氮化製程P1形成含氮的襯墊層130之後，更會再進行含氮的退火製程P2。如此，一方面可減緩含氮的襯墊層130中的氮濃度隨時間的快速衰減，另一方面亦可增加含氮的襯墊層130的氮濃度，進而增加含氮的襯墊層130的效能。

第10圖為本發明第一實施例與未進行含氮的退火製程之襯墊層中之氮濃度隨時間的變化關係圖，其中上圖為進行去耦合電漿氮化製程P1形成含氮的襯墊層之後，未再進行含氮的退火製程P2之襯墊層中之氮濃度隨時間的變化關係圖；下圖則為進行去耦合電漿氮化製程P1形成含氮的襯墊層130之後，再進行含氮的退火製程之襯墊層中之氮濃度隨時間的變化關係圖。由上圖可知，僅進行去耦合電漿氮化製程P1所形成含氮的襯墊層，於第一小時後，氮濃度衰減了0.61%；但由下圖可知，結合去耦合電漿氮化製程P1與含氮的退火製程P2所形成含氮的襯墊層130，於第一小時後，氮濃度僅衰減了0，3%。接著，由上圖可知，形成含氮的襯墊層後的第十小時，氮濃度衰減了3.51%；但由下圖可知，形成含氮的襯墊層130後的第十小時，氮濃度僅衰減了2.51%。再者，下圖之氮濃度隨時間的關係曲線較上圖之氮濃度隨時間的關係曲線向上位移，由此知進行含氮的退火製程P2之襯墊層130，在各時間下之氮濃度皆高於未進行含氮的退火製程P2之襯墊層。總結而言，本實施例在形成含氮的襯墊層130之後，再進行含氮的退火製程P2，確實能有效增加含氮的襯墊層130之氮濃度及減少氮濃度隨時間的衰減速率。

在一實施例中，含氮的退火製程P2可例如為一通入氮氣的退火製程或一通入氨氣的退火製程，但本發明不以此為限，視實際需求及製程環境而定。再者，含氮的退火製程P2的退火溫度較佳為大於800℃，又含氮的退火製程P2的製程時間較佳為10～60秒，以藉由足夠高的高溫及足夠長的製程時間，充分達到上述之製程目的。在本發明中，含氮的退火製程P2包含一快速高溫處理(Rapid thermal processing)製程，但本發明不以此為限。

如第6圖所示，在進行含氮的退火製程P2於含氮的襯墊層130之後，填入一介電材140於凹槽R中。介電材140的材質例如為一氧化物，但本發明不以此為限。接著，進行一高溫製程P3，以緻密化介電材140。一般而言，高溫製程P3的製程溫度係高於1000℃，在本實施例中，高溫製程P3的製程溫度為1050℃，如此方可有效使介電材140的結構更佳緻密，以達到絕緣等目的，進而增加所形成之半導體結構的電性品質。

如第7圖所示，進行一研磨製程P4以平坦化介電材140，使之頂面S2與墊氮化層124的頂面S3齊平，其中研磨製程P4例如為一化學機械研磨(Chemical Mechanical Polishing,CMP)製程，但本發明不限於此，亦可搭配其他平坦化製程。然後，再依序移除墊氮化層124以及墊氧化層122。

本發明第一實施例僅形成一層含氮的襯墊層130，在此再提出一第二實施例，其在形成含氮的襯墊層130之後，再另外形成一單層或多層的襯墊層。

第8-9圖係繪示本發明第二實施例之半導體製程之剖面示意圖。首先，本發明第二實施例之前段製程皆與本發明第一實施例相同一如第1-5圖所示，其步驟包含：提供基底110；形成圖案化的硬遮罩層120於基底110上，其中硬遮罩層120可包含墊氧化層122於基底110上以及墊氮化層124於墊氧化層122上；形成凹槽R於基底110中；進行去耦合電漿氮化製程P1，氮化凹槽R的表面S1，以於凹槽R的表面S1形成含氮的襯墊層130；以及，進行含氮的退火製程P3於含氮的襯墊層130。

同樣的，本實施例之含氮的襯墊層130可有效降低反相窄通道效應(inverse narrow width effect,INWE)，改善裝置效能。去耦合電漿氮化製程P1較佳為在室溫下進行，但本發明不以此為限。又在一較佳的實施態樣下，去耦合電漿氮化製程P1的製程時間為1秒～10分鐘，製程溫度為20℃～600℃，電漿瓦數(plasma power)為1000~2000瓦特(Watt)，以及壓力為5~200毫托(mtorr)。然而，由於僅進行去耦合電漿氮化製程P1所形成的含氮的襯墊層130，其氮濃度會隨時間快速衰減。此製程上的不確定性，增加了後續進行之半導體製程的製程變數，而較難以控制所形成之半導體裝置的品質。並且，當氮濃度隨時間快速衰減，本發明所形成之含氮的襯墊層130，其可有效降低反相窄通道效應(inverse narrow width effect,INWE)的功能亦快速減弱。因此，本發明在進行去耦合電漿氮化製程P1形成含氮的襯墊層130之後，更再對此含氮的襯墊層130進行含氮的退火製程P2。如此，一方面可減緩含氮的襯墊層130中的氮濃度隨時間的快速衰減，另一方面亦可增加含氮的襯墊層130的氮濃度，進而增加含氮的襯墊層130的效能。

接著，如第8圖所示，在進行含氮的退火製程P3於含氮的襯墊層130之後，形成一第二襯墊層150於含氮的襯墊層130上。第二襯墊層150可包含一氧化層、一氮氧化層，甚至例如二者之組合等，但本發明不以此為限。本實施例較第一實施例再另外形成單層或複數層第二襯墊層150，可較第二實施例更有效隔絕後續填入之介電材140與基底110，並達到絕緣的目的。

如第9圖所示，填入並研磨介電材140於凹槽R中，以使之頂面S2與墊氮化層124的頂面S3齊平。詳細而言，可先填入一介電層(未繪示)於凹槽R中，介電材的材質例如為一氧化物，但本發明不以此為限。接著，進行一高溫製程，以緻密化介電材(未繪示)。一般而言，高溫製程的製程溫度係高於1000℃，在本實施例中，高溫製程的製程溫度為1050℃，如此方可有效使介電材(未繪示)的結構更佳緻密。而後，進行一研磨製程以形成平坦化的介電材140，其中介電材140之頂面S2與墊氮化層124的頂面S3齊平。研磨製程P4例如為一化學機械研磨(Chemical Mechanical Polishing,CMP)製程，但本發明不限於此。最後，再依序移除墊氮化層124以及墊氧化層122。

綜上所述，本發明提出一種半導體製程，其係進行一去耦合電漿氮化製程以形成一含氮的襯墊層，再進行一含氮的退火製程於含氮的襯墊層。如此一來，含氮的襯墊層可有效降低反相窄通道效應(inverse narrow width effect,INWE)，改善裝置效能。再者，在進行去耦合電漿氮化製程之後，再進行一含氮的退火製程於含氮的襯墊層，可有效增加含氮的襯墊層中的氮濃度，並同時降低氮濃度隨時間的衰減速率。在一較佳的實施態樣中，去耦合電漿氮化製程係在室溫下進行。含氮的退火製程可包含一通入氮氣的退火製程或一通入氨氣的退火製程。含氮的退火製程之退火溫度大於800℃。如此一來，可藉由施加適當的溫度，充分達到本發明之製程功效。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

110．．．基底

120．．．硬遮罩層

122．．．墊氧化層

124．．．墊氮化層

130．．．含氮的襯墊層

140．．．介電材

150．．．第二襯墊層

R．．．凹槽

P1．．．去耦合電漿氮化製程

P2．．．含氮的退火製程

P3．．．高溫製程

P4．．．研磨製程

S1．．．表面

S2、S3．．．頂面

第1-7圖係繪示本發明第一實施例之半導體製程之剖面示意圖。

第8-9圖係繪示本發明第二實施例之半導體製程之剖面示意圖。

第10圖為本發明第一實施例與未進行含氮的退火製程之襯墊層中之氮濃度隨時間的變化關係圖。

110．．．基底

120．．．硬遮罩層

122．．．墊氧化層

124．．．墊氮化層

130．．．含氮的襯墊層

140．．．介電材

R．．．凹槽

P4．．．研磨製程

S1．．．表面

S2、S3．．．頂面

Claims (18)

1. 一種半導體製程，包含有：提供具有一矽質凹槽的一基底；進行一去耦合電漿氮化製程，氮化該矽質凹槽的表面，以於該矽質凹槽的表面形成一含氮的襯墊層，且該含氮的襯墊層直接接觸該矽質凹槽的表面；以及進行一含氮的退火製程於該含氮的襯墊層。
2. 如申請專利範圍第1項所述之半導體製程，其中該去耦合電漿氮化製程在室溫下進行。
3. 如申請專利範圍第1項所述之半導體製程，其中該去耦合電漿氮化製程的製程時間為1秒~10分鐘。
4. 如申請專利範圍第1項所述之半導體製程，其中該含氮的退火製程包含一通入氮氣的退火製程。
5. 如申請專利範圍第1項所述之半導體製程，其中該含氮的退火製程包含一通入氨氣的退火製程。
6. 如申請專利範圍第1項所述之半導體製程，其中該含氮的退火製程的退火溫度大於800℃。
7. 如申請專利範圍第1項所述之半導體製程，其中該含氮的退火製程的製程時間為10~60秒。
8. 如申請專利範圍第1項所述之半導體製程，其中該含氮的退火製程包含一快速高溫處理(Rapid thermal processing)製程。
9. 如申請專利範圍第1項所述之半導體製程，其中在進行該含氮的退火製程於該含氮的襯墊層之後，更包含：形成一氧化層於該含氮的襯墊層上。
10. 如申請專利範圍第1項所述之半導體製程，在進行該含氮的退火製程於該含氮的襯墊層之後，更包含：形成一氮氧化層於該含氮的襯墊層上。
11. 如申請專利範圍第1項所述之半導體製程，其中提供具有該凹槽的該基底的步驟，包含：提供該基底；以及形成該凹槽於該基底中。
12. 如申請專利範圍第11項所述之半導體製程，其中形成該凹槽於該基底中的步驟，包含：形成一硬遮罩層於該基底上； 圖案化該硬遮罩層；以及將該硬遮罩層的圖案轉移至該基底，以於該基底中形成該凹槽。
13. 如申請專利範圍第12項所述之半導體製程，其中該硬遮罩層包含一墊氧化層於該基底上，以及一墊氮化層於該墊氧化層上。
14. 如申請專利範圍第13項所述之半導體製程，其中在形成該凹槽之後，更包含：回蝕刻該墊氮化層。
15. 如申請專利範圍第1項所述之半導體製程，其中在進行該含氮的退火製程於該含氮的襯墊層之後，更包含：填入一介電材於該凹槽中；進行一高溫製程以緻密化該介電材；以及進行一研磨製程以平坦化該介電材。
16. 如申請專利範圍第1項所述之半導體製程，其中該基底包含一矽基底，而該含氮的襯墊層包含一氮化矽層。
17. 如申請專利範圍第1項所述之半導體製程，其中在進行該去耦合電漿氮化製程之前，更包含：進行一前清洗製程，去除該凹槽表面的原生氧化層及雜質。
18. 如申請專利範圍第17項所述之半導體製程，其中該前清洗製程包含一含稀釋氫氟酸的前清洗製程。