TWI512749B - 指明錯誤效能之讀取命令 - Google Patents

Description

指明錯誤效能之讀取命令

本發明大體上係關於記憶體系統，且特別係關於以受控制錯誤效能而自記憶體擷取資料。

通常需要諸如快閃(Flash)器件之記憶體器件來以高可靠性儲存資料，亦即，以低錯誤率啟用資料擷取。舉例而言，藉由運用錯誤校正碼(Error Correction Code,ECC)來編碼經儲存資料而達成低錯誤率。

舉例而言，揭示內容併入本文中之美國專利申請公開案2009/0177931描述記憶體器件及/或錯誤控制碼(error control code,ECC)解碼方法。記憶體器件可包括記憶體胞陣列(memory cell array)及解碼器，解碼器用以藉由第一讀取方案來執行自記憶體胞陣列讀取之第一資料的硬決策解碼且產生輸出資料及輸出資料之錯誤資訊。記憶體器件亦可包括控制單元，控制單元用以基於錯誤資訊而判定輸出資料之錯誤率且基於錯誤率而判定是否將用於軟決策解碼之額外讀取命令傳輸至記憶體胞陣列。可經由此記憶體器件而減少ECC解碼時間。

揭示內容係以引用方式併入之美國專利8,122,323描述一種用於動態地調整錯誤控制編碼(error control coding,ECC)碼率之方法、裝置及系統。在一項實施例中，碼率可回應於位元錯誤率之改變而自第一碼率改變至第二碼率。

本文所描述的本發明之一實施例提供一種方法，該方法包括在控制一記憶體之一記憶體控制器中自一主機接收一讀取命令，該讀取命令指明待自該記憶體擷取之資料且進一步指明待在擷取該資料時達成之一目標錯誤效能。取決於在該讀取命令中指明之該目標錯誤效能而在該記憶體控制器中選擇一資料擷取組態。使用該經選擇資料擷取組態而自該記憶體擷取該資料，且將該經擷取資料輸出至該主機。

在一些實施例中，該目標錯誤效能包括該經擷取資料之一位元錯誤率(bit error rate,BER)。在其他實施例中，該目標錯誤效能包括遍及該經擷取資料而計算之一均方誤差(Means Square Error,MSE)度量。

在一些實施例中，運用一錯誤校正碼(ECC)來編碼該經儲存資料，擷取該資料包括在一反覆解碼程序中解碼該ECC，該反覆解碼程序漸進地減少該經解碼資料之一實際錯誤效能，且選擇該資料擷取組態包括取決於該目標錯誤效能而終止該反覆解碼程序。在其他實施例中，該ECC係可由檢查方程式(check equation)之一集合表示，且終止該反覆解碼程序包括估計未由該經解碼資料滿足之該等檢查方程式的一數目，及基於該經估計數目而終止該反覆解碼程序。

在一些實施例中，運用一錯誤校正碼(ECC)來編碼該經儲存資料，且選擇該資料擷取組態包括取決於該目標錯誤效能而決定是否略過用於解碼該ECC之一解碼程序的一錯誤底限事件(error floor event)。在其他實施例中，該經儲存資料經受該記憶體之記憶體胞之間的胞間干擾，且選擇該資料擷取組態包括取決於該目標錯誤效能而決定是否啟動消除該胞間干擾之一干擾消除方案。在又其他實施例中，輸出該資料包括向該主機指示該記憶體控制器是否能夠以比在該經輸出資料中達成之錯誤效能更好的錯誤效能來擷取該資料。

該方法包括自該主機接收一額外請求而以該更好錯誤效能來擷取該資料，及回應於該額外請求而修改該資料擷取組態且使用該經修改資料擷取組態來重新擷取該資料。該方法亦包括在該記憶體中指派一區域以用於儲存在該讀取命令中指明之該目標錯誤效能。

根據本發明之一實施例，本文另外提供一種裝置，該裝置包括一記憶體及一處理器。該處理器經組態以：自一主機接收一讀取命令，該讀取命令指明待自該記憶體擷取之資料且進一步指明待在擷取該資料時達成之一目標錯誤效能；取決於在該讀取命令中指明之該目標錯誤效能而選擇一資料擷取組態；使用該經選擇資料擷取組態而自該記憶體擷取該資料；及將該經擷取資料輸出至該主機。

將自本發明之實施例的以下詳細描述連同圖式更充分地理解本發明。

10‧‧‧主機

20‧‧‧記憶體系統

25‧‧‧記憶體控制器

30‧‧‧快閃記憶體器件

35‧‧‧主機介面

40‧‧‧處理器

45‧‧‧隨機存取記憶體(RAM)

50‧‧‧記憶體介面

100‧‧‧接收步驟

110‧‧‧選擇步驟

120‧‧‧擷取步驟

圖1為根據本發明之一實施例的示意性地說明記憶體系統之方塊圖；及圖2為根據本發明之一實施例的示意性地說明用於基於目標錯誤效能而自記憶體系統擷取資料之方法之流程圖。

概觀

本文所描述的本發明之實施例提供用於自非揮發性記憶體讀取資料之改良型方法及系統。所揭示技術使主機能夠以錯誤效能來換取諸如延時或功率消耗之其他效能量度。

在一些所揭示實施例中，記憶體控制器代表主機而將資料儲存於記憶體中。主機及記憶體控制器支援讀取命令，在讀取命令中，主機指明待在自記憶體擷取資料時達成之目標錯誤效能(例如，位元錯誤率-BER)。在接收此讀取命令後，記憶體控制器即取決於目標錯誤 效能而選擇資料擷取組態，且使用經選擇組態來擷取資料。

本文描述以錯誤效能來換取其他效能量度之擷取組態的各種實例。在一些實施例中，在達到所要錯誤效能後，記憶體控制器即執行反覆ECC解碼程序之提早終止。在其他實施例中，當殘餘錯誤效能低於目標錯誤效能時，記憶體控制器容許ECC解碼程序之殘餘錯誤底限事件。在其他實施例中，記憶體控制器取決於目標錯誤效能而決定是否進行干擾消除程序。

在一些實施例中，當對讀取命令作出回應時，記憶體控制器向主機指示是否以最好可達成錯誤效能來擷取資料。換言之，控制器向主機指示控制器是否已用盡其錯誤校正能力。作為回應，主機可決定出所達成之錯誤效能不足，且指示主機以改良型錯誤效能來再次擷取資料。

在選擇資料擷取組態方面之靈活性在多種應用及使用狀況中係有用的。舉例而言，一些應用及資料類型(例如，即時視訊)相對地容錯，但另一方面具有嚴格延時要求。其他應用(例如，作業系統資料之儲存)高度地不容錯，甚至是以較高延時為代價。當使用所揭示技術時，記憶體控制器具有使資料擷取組態匹配於目標錯誤效能之自由，同時僅投入必要資源且僅招致必要延時。

系統描述

圖1為根據本發明之一實施例的示意性地說明記憶體系統20之方塊圖。主機10發送資料以供儲存，且相反地自記憶體系統20接收自儲存體擷取之資料。系統20可用於各種主機系統及器件中，諸如，用於計算器件、蜂巢式電話或其他通信終端機、抽取式記憶體模組(有時被稱作「USB隨身碟(Flash Drive)」)、固態磁碟(Solid State Disk,SSD)、數位攝影機、音樂及其他媒體播放器及/或資料被儲存及擷取所處之任何其他系統或器件中。

記憶體系統20包含記憶體控制器25，記憶體控制器25讀取資料且將資料寫入至非揮發性記憶體，在本實例中為一或多個快閃記憶體器件30。控制器25包含用於與主機10通信之主機介面35、進行本文所描述之方法的處理器40、隨機存取記憶體(Random Access Memory,RAM)45，及用於與快閃器件30通信之記憶體介面50。

在替代性實施例中，記憶體系統20中之非揮發性記憶體可包含任何其他合適類型之非揮發性記憶體，諸如，NOR快閃、電荷捕獲快閃(Charge Trap Flash,CTF)、相變RAM(Phase Change RAM,PRAM)、磁阻式RAM(Magneto-resistive RAM,MRAM)或鐵磁性RAM(Ferroelectric RAM,FeRAM)。

每一快閃器件包含多個類比記憶體胞。每一類比記憶體胞儲存一類比電壓，亦被稱作儲存值，諸如，電荷或電壓，其表示儲存於該胞中之資訊。在快閃記憶體中，可能類比值之範圍被劃分成若干區，每一區對應於一或多個資料位元值。藉由寫入對應於所要位元之標稱類比值而將資料寫入至類比記憶體胞。

儲存於記憶體胞中之類比值且因此經儲存資料在該資料被寫入之後經受各種減損，該等減損使經儲存類比值移位。歸因於此等減損之經移位類比值可引起資料之錯誤及遺失。

為了補償減損且為了確保可自記憶體胞可靠地擷取經儲存資料，處理器40運用提供資料冗餘之錯誤校正碼(ECC)來編碼經儲存資料。在資料擷取期間，處理器40解碼ECC以重新建構原始資料。

可以硬體來實施控制器25及尤其是處理器40。替代性地，控制器可包含執行合適軟體或硬體元件與軟體元件之組合的微處理器。

圖1之組態為一例示性系統組態，其係純粹地出於概念清晰起見而被展示。亦可使用任何其他合適記憶體系統組態。已出於清晰起見而自該圖省略對於理解本發明之原理並非必要的元件，諸如，各種介 面、定址電路、定時及排序電路，以及除錯電路。

儘管圖1之實例展示兩個記憶體器件30，但系統20可包含受到記憶體控制器25控制之任何所要數目個記憶體器件。在圖1所展示之例示性系統組態中，記憶體器件30及記憶體控制器25被實施為兩個分離積體電路(Integrated Circuit,IC)。然而，在替代性實施例中，記憶體器件及記憶體控制器可整合於單一多晶片封裝(Multi-Chip Package,MCP)或系統單晶片(System on Chip,SoC)中之分離半導體晶粒上，且可藉由內部匯流排而互連。進一步替代性地，記憶體控制器電路系統之一些或全部可駐留於記憶體器件被安置所處的同一晶粒上。進一步替代性地，記憶體控制器25之功能性的一些或全部可以軟體而實施，且由主機系統之處理器或其他元件進行。在一些實施例中，主機10及記憶體控制器25可製造於同一晶粒上，或製造於同一器件封裝中之分離晶粒上。

在一些實施例中，記憶體控制器25包含以軟體而程式化以進行本文所描述之功能的一般用途處理器。軟體可經由(例如)網路而以電子形式下載至處理器，或替代性地或另外，軟體可提供於及/或儲存於非暫時性有形媒體(諸如，磁性、光學或電子記憶體)上。

以經指明目標錯誤效能來擷取資料

在一些實施例中，主機10請求系統20擷取某些資料。主機出於任何合適原因而決定出將以某一目標錯誤效能來擷取資料。主機因此將讀取命令發送至記憶體控制器25，讀取命令指明待擷取之資料(例如，該資料將被找到所處之記憶體位址)，且亦指明目標錯誤效能。

在以下描述中，錯誤效能被指明為目標位元錯誤率(BER)。然而，替代性地，主機可以任何其他合適方式來指明目標錯誤效能。在接收讀取命令後，記憶體控制器即選擇資料擷取組態，使得提取且運用確保滿足目標BER之演算法來解碼儲存於記憶體中之經編碼資料。

低或更嚴格之BER通常增加讀取延時及/或功率消耗。大或較不嚴格之BER可被容許用於一些應用，且因此可由處理器使用以藉由選擇不同解碼演算法來減少讀取延時及功率消耗，此稍後將予以論述。記憶體控制器通常選擇將運用最小延時及資源分配來滿足目標BER之演算法。

圖2為根據本發明之一實施例的示意性地說明用於基於目標錯誤效能而自記憶體系統20擷取資料之方法之流程圖。在接收步驟100中，記憶體控制器25自主機10接收讀取命令，讀取命令指明待接收之資料及用於經擷取資料之目標錯誤效能。在選擇步驟110中，記憶體控制器25取決於目標錯誤效能而選擇資料擷取組態。最後，在擷取步驟120中，記憶體控制器25使用經選擇擷取組態來擷取資料，且將資料輸出至主機10。

通常，記憶體控制器25支援兩個或兩個以上資料擷取組態之集合，該等資料擷取組態具有不同錯誤效能位準且可基於經指明目標BER予以選擇。資料擷取組態可在其所執行之演算法或程序方面及/或在參數值方面彼此不同。下文出於概念清晰起見而給出若干實例。然而，替代性地，記憶體控制器25可使用資料擷取組態之任何其他合適集合。

在一些實施例中，使用錯誤校正碼(ECC)來編碼經儲存資料。通常用於非揮發性記憶體系統中的一種特殊類別之碼為低密度同位檢查(Low Density Parity Check,LDPC)碼。亦可使用諸如博斯-喬赫里-霍克文黑姆(Bose-Chaudhuri-Hocquenghem,BCH)碼的其他類別之碼。

通常使用反覆解碼程序來解碼包括LDPC的一些類型之ECC，在反覆解碼程序中，BER隨著解碼程序進展而漸進地減低。在典型LDPC解碼演算法中，碼字位元係由各別位元節點表示，同位方程式係由各別檢查節點表示，且解碼演算法嘗試藉由在位元節點與檢查節 點之間交換訊息而收斂至有效碼字。術語「反覆」或「解碼反覆」在本文中用以係指遍及位元節點之集合及同位方程式之集合(且因此，檢查節點之整個集合)的單一掃描。一些反覆解碼程序執行解碼反覆之序列，直至解碼成功為止，或直至滿足某一終止準則為止。應注意，一些解碼方案可跳過某些位元節點或檢查節點。因此，解碼反覆亦可被定義為在對某一位元節點或檢查節點之連續造訪之間執行的操作。

所執行之反覆的數目判定解碼程序之延時及功率消耗。因此，在一些實施例中，處理器40隨著解碼程序進展(例如，在每一反覆之後)而更新處理器40對實際BER之估計。基於經估計BER及經指明目標BER，處理器決定終止反覆程序抑或行進下一反覆。

在一些實施例中，讀取命令之執行涉及解碼嘗試之序列，其中每一解碼嘗試可在記憶體系統中利用一不同解碼器及/或每胞利用不同數目個樣本。各種解碼嘗試可展現錯誤校正之延時與強度之間的不同取捨。一些解碼嘗試可涉及預處理步驟，諸如，修改對數似然比。一些解碼嘗試可取決於先前解碼嘗試之輸出。一些解碼嘗試可與其他解碼嘗試並行地進行。當使用本文所描述之技術時，若實際經估計BER已經好於目標BER，則可消除許多解碼嘗試，或可修改該等解碼嘗試之序列，此情形進一步改良延時及功率消耗。

通常，經選擇資料擷取組態亦包含用於終止解碼程序之各別終止準則。在一些實施例中，處理器40藉由驗證經估計實際BER是否小於目標BER來評估該準則。在其他實施例中，處理器要求經估計實際BER將比目標BER低某一裕量。

任何合適方法或準則可由處理器40使用以選擇解碼反覆之數目且決定是否終止解碼程序。在一些實施例中，ECC係由檢查方程式之集合表示。在給定時間時未由經解碼資料滿足之檢查方程式的數目可 用作實際BER之估計。此估計被稱作「出錯總和(syndrome sum)」(當出錯總和等於零時，資料被無錯誤地解碼)。

在一些實施例中，處理器40隨著解碼程序進展(例如，在每一解碼反覆之後)而更新出錯總和。當出錯總和降至低於某一臨限值時終止解碼程序。該臨限值通常取決於目標BER。

舉例而言，可計算或自儲存於(例如)記憶體45中之查找表提取出錯總和與碼字之BER之間的相關。因此，當出錯總和低於與目標BER相關之某一臨限值時，可終止解碼程序。接著將經擷取資料輸出至主機。應注意，出錯總和不為碼字中之錯誤之數目的確定性函數，因此，通常應在使錯誤之數目與出錯總和相關時採取適當裕量。

在一些狀況下，反覆解碼程序遭遇錯誤底限事件，其中與對經解碼位元之硬決策相關聯的BER(錯誤效能)不再隨著解碼程序進展而減低。錯誤底限事件可防止解碼程序收斂於對解碼程序持續時間之經指明極限內。在存在一些錯誤底限事件的情況下，解碼器可從不收斂。在此項技術中知道用於減輕或克服此等錯誤底限事件之各種技術。然而，此等技術涉及額外計算且因此增加延時及功率消耗。

然而，在一些狀況下，與錯誤底限事件相關之位元錯誤的數目足夠低以滿足經指明目標BER。因此，在一些實施例中，處理器40基於目標BER而決定是否略過錯誤底限事件且終止解碼程序而不減輕錯誤底限事件。

在其他實施例中，處理器40可取決於目標BER而選擇是否啟動胞間干擾消除。胞間干擾(inter-cell interference,ICI)為非揮發性記憶體(諸如，快閃記憶體)中之減損，藉以儲存於記憶體胞陣列中之一個記憶體胞中的電荷影響一鄰近記憶體胞，因此使儲存於該等記憶體胞中之類比值移位。

已開發眾多胞間干擾消除方案以減輕ICI之效應，且可在系統20 中使用任何合適技術。在一些實施例中，處理器40在經指明目標BER低(例如，高於臨限值)的情況下選擇啟動ICI消除，且在經指明目標BER高(例如，高於臨限值)的情況下去啟動ICI消除。因此，僅在需要時才招致較高延時及功率消耗。

在一些實施例中，記憶體控制器向主機報告在擷取資料時達成之實際錯誤效能。控制器可進一步向主機報告到記憶體控制器能夠以比在經輸出資料中達成之錯誤效能更好的錯誤效能來擷取資料。此技術使主機能夠決定在擷取方面之實際錯誤效能是否適用於主機請求資料所針對之給定應用。

若報告指示出記憶體控制器能夠達成更好錯誤效能，則主機可將額外請求發送至控制器而以更好錯誤效能來再次擷取資料。回應於此請求，記憶體控制器通常將資料擷取組態修改至更嚴格之資料擷取組態，且接著重新擷取資料。

儘管本文所描述之實施例主要提及作為目標錯誤效能量度之BER，但可使用各種其他量度。此量度之一項實例為均方誤差(MSE)度量。在此等實施例中，主機可請求記憶體控制器擷取碼字之集合，其中每一碼字被指派一權數。目標錯誤效能可取決於遍及該集合中之所有碼字的錯誤之加權總和，其中每一錯誤係由其各別碼字之權數加權。

儘管本文所描述之實施例主要處理用於改良非揮發性記憶體系統中之讀取延時的方法，但本文所描述之方法及系統亦可用於任何合適記憶體系統中。

因此應瞭解，作為實例而引證上文所描述之實施例，且本發明不限於上文特定地展示及描述之內容。實情為，本發明之範疇包括上文所描述之各種特徵的組合及次組合兩者，以及該等特徵之變化及修改，其將由熟習此項技術者在閱讀前述描述後即想到且在先前技術中 未被揭示。以引用方式併入本專利申請案中之文件應被視為本申請案之整體部分，惟如下情形除外：在以與本說明書中明確地或隱含地作出之定義相衝突的方式在此等併入式文件中定義任何術語的程度上，應僅考慮本說明書中之定義。

10‧‧‧主機

20‧‧‧記憶體系統

25‧‧‧記憶體控制器

30‧‧‧快閃記憶體器件

35‧‧‧主機介面

40‧‧‧處理器

45‧‧‧隨機存取記憶體(RAM)

50‧‧‧記憶體介面

Claims (20)

1. 一種用於擷取(retrieving)資料方法，其包含：在控制一記憶體之一記憶體控制器中，自一主機接收一讀取命令，該讀取命令指明待自該記憶體擷取之資料且進一步指明待在擷取該資料時達成之一目標錯誤效能；取決於在該讀取命令中指明之該目標錯誤效能而在該記憶體控制器中選擇一資料擷取組態；及使用該經選擇資料擷取組態而自該記憶體擷取該資料，且將該經擷取資料輸出至該主機。
2. 如請求項1之方法，其中該目標錯誤效能包含該經擷取資料之一位元錯誤率(BER)。
3. 如請求項1之方法，其中該目標錯誤效能包含遍及該經擷取資料而計算之一均方誤差(MSE)度量。
4. 如請求項1之方法，其中運用一錯誤校正碼(ECC)來編碼該經儲存資料，其中擷取該資料包含在一反覆解碼程序中解碼該ECC，該反覆解碼程序漸進地減少該經解碼資料之一實際錯誤效能，且其中選擇該資料擷取組態包含取決於該目標錯誤效能而終止該反覆解碼程序。
5. 如請求項4之方法，其中該ECC係可由檢查方程式之一集合表示，且其中終止該反覆解碼程序包含估計未由該經解碼資料滿足之該等檢查方程式的一數目，及基於該經估計數目而終止該反覆解碼程序。
6. 如請求項1之方法，其中運用一錯誤校正碼(ECC)來編碼該經儲存資料，且其中選擇該資料擷取組態包含取決於該目標錯誤效能而決定是否略過用於解碼該ECC之一解碼程序的一錯誤底限事 件。
7. 如請求項1之方法，其中該經儲存資料經受該記憶體之記憶體胞之間的胞間干擾，且其中選擇該資料擷取組態包含取決於該目標錯誤效能而決定是否啟動消除該胞間干擾之一干擾消除方案。
8. 如請求項1之方法，其中輸出該資料包含：向該主機指示該記憶體控制器是否能夠以比在該經輸出資料中達成之錯誤效能更好的錯誤效能來擷取該資料。
9. 如請求項1之方法，且包含自該主機接收一額外請求而以該更好錯誤效能來擷取該資料，及回應於該額外請求而修改該資料擷取組態且使用該經修改資料擷取組態來重新擷取該資料。
10. 如請求項1之方法，且包含在該記憶體中指派一區域以用於儲存在該讀取命令中指明之該目標錯誤效能。
11. 一種記憶體裝置，其包含：一記憶體；及一處理器，其經組態以：自一主機接收一讀取命令，該讀取命令指明待自該記憶體擷取之資料且進一步指明待在擷取該資料時達成之一目標錯誤效能，取決於在該讀取命令中指明之該目標錯誤效能而選擇一資料擷取組態，使用該經選擇資料擷取組態而自該記憶體擷取該資料，及將該經擷取資料輸出至該主機。
12. 如請求項11之裝置，其中該目標錯誤效能包含該經擷取資料之一位元錯誤率(BER)。
13. 如請求項11之裝置，其中該目標錯誤效能包含遍及該經擷取資料而計算之一均方誤差(MSE)度量。
14. 如請求項11之裝置，其中運用一錯誤校正碼(ECC)來編碼該經儲 存資料，其中擷取該資料包含在一反覆解碼程序中解碼該ECC，該反覆解碼程序漸進地減少該經解碼資料之一實際錯誤效能，且其中選擇該資料擷取組態包含取決於該目標錯誤效能而終止該反覆解碼程序。
15. 如請求項14之裝置，其中該ECC係可由檢查方程式之一集合表示，且其中終止該反覆解碼程序包含估計未由該經解碼資料滿足之該等檢查方程式的一數目，及基於該經估計數目而終止該反覆解碼程序。
16. 如請求項11之裝置，其中運用一錯誤校正碼(ECC)來編碼該經儲存資料，且其中選擇該資料擷取組態包含取決於該目標錯誤效能而決定是否略過用於解碼該ECC之一解碼程序的一錯誤底限事件。
17. 如請求項11之裝置，其中該經儲存資料經受該記憶體之記憶體胞之間的胞間干擾，且其中選擇該資料擷取組態包含取決於該目標錯誤效能而決定是否啟動消除該胞間干擾之一干擾消除方案。
18. 如請求項11之裝置，其中輸出該資料包含：向該主機指示該記憶體控制器是否能夠以比在該經輸出資料中達成之錯誤效能更好的錯誤效能來擷取該資料。
19. 如請求項11之裝置，且包含自該主機接收一額外請求而以該更好錯誤效能來擷取該資料，及回應於該額外請求而修改該資料擷取組態且使用該經修改資料擷取組態來重新擷取該資料。
20. 如請求項11之裝置，且包含在該記憶體中指派一區域以用於儲存在該讀取命令中指明之該目標錯誤效能。