TWI474551B - 薄膜微帶線帶通濾波器 - Google Patents

Description

薄膜微帶線帶通濾波器

本發明係有關於一種濾波器，其特別有關於一種製作在低介電常數薄膜上之微帶線帶通濾波器。

近年來，在單石微波積體電路(Monolithic microwave integrated circuit, MMIC)中，將深次微米BiCMOS主動元件與被動元件的整合，已是被認為朝向高效能與低成本IC技術的最佳解決方案，亦是達到系統級晶片(System on chip, SOC)的終極目標。為了要整合龐大數量的被動元件與降低元件間的串音(Crosstalk)效應；特別是主動與被動元件間的分散式阻抗匹配網路與傳輸線。基板的損失與平均功率承載能力(Average power handling capability, APHC)必需謹慎的評估。

射頻積體電路(Radio frequency integrated circuit, RFIC)之主動元件皆製作在具半導性之基板上，例如：標準矽晶與砷化鎵(GaAs)。在低成本的考量上，標準矽晶為之首選。然而，標準矽晶在RF頻段具有極大的損失與極低的APHC。因此，目前約有四種方案在解決標準矽晶在RF頻段的損失問題：(1)將被動元件製作在厚介電層上(>50 μm)，使元件遠離標準矽晶以降低損失；(2)使用高阻值矽晶(High resistivity silicon, HRS)，用以降低基板中載子傳輸現象，並提升傳輸線與基板間的抗耦合能力；(3)使用MeV以上的質子佈植技術，將LRS轉換為HRS；以及(4)　 使用微機電(Micro electro mechanical systems, MEMS)製程技術，將基板的背面去除或是深蝕刻導體線下方，來達到降低標準矽晶的RF損失。HRS最主要的缺點在於需要高能量的載子植入技術，這並不相容於標準CMOS製程，故會增加製造成本與元件效能的不穩定性；MEMS技術則具有機械應力、高複雜度製程與低操作壽命的缺點。

在MMIC中，低介電常數(Low dielectric constant, Low-k)材料常用來作為邏輯閘元件的介電層與內連接元件。這是因為Low-k材料具有高傳播速率、低損失、高絕緣性與高熱導性的優點。同樣地，在射頻與微波元件的封裝體(Packing)中，若被動元件欲與主動元件整合；其被動元件需先製作在高絕緣性的薄膜上，聚亞醯胺(Polyimide)是較廣泛使用的Low-k材料之一。

因此，為了達到系統級晶片的目標並解決上述問題，需提供一種薄膜微帶線帶通濾波器以克服先前技術的缺點。

本發明之主要目的在提供一種薄膜微帶線帶通濾波器，係製作於低介電常數之薄膜上之微帶線帶通濾波器，以應用於單石微波積體電路(MMIC)中。

為達上述之主要目的，本發明提出一種薄膜微帶線帶通濾波器，其包含一半導體基板、一氧化層、一金屬層、一介電層、至少四個接地電極與一濾波器單元。該氧化層之厚度約為2 nm~10 nm並沈積於該半導體基板上。該金屬層之厚度約為0.5 μm~2 μm並沈積於該氧化層上。該介電層之厚度約為15 μm~20 μm並沈積於該金屬層上。該接地電極係以半導體製程定義並沈積於該介電層上並電性連接至該金屬層。該濾波器單元具有一第一信號輸出入埠與一第二信號輸出入埠，並以半導體製程定義並沈積於該介電層上。其中，該金屬層作為該薄膜微帶線帶通濾波器之接地面。該介電層作為該薄膜微帶線帶通濾波器之承載本體。該第一信號輸出入埠與該第二信號輸出入埠與該接地電極係以共平面波導結構配置於該介電層上。

根據本發明之一種薄膜微帶線帶通濾波器之一特徵，其中該半導體基板係為矽半導體。

根據本發明之一種薄膜微帶線帶通濾波器之一特徵，其中該金屬層係使用鋁。

根據本發明之一種薄膜微帶線帶通濾波器之一特徵，其中該介電層係為低介電常數材料，其介電常數約在1.5 ~ 3之間。

根據本發明之一種薄膜微帶線帶通濾波器之一特徵，其中該濾波器單元係由複數個二分之一波長耦合線共振器所組成。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉數個較佳實施例，並配合所附圖式，作詳細說明如下。

雖然本發明可表現為不同形式之實施例，但附圖所示者及於下文中說明者係為本發明可之較佳實施例，並請了解本文所揭示者係考量為本發明之一範例，且並非意圖用以將本發明限制於圖示及/或所描述之特定實施例中。

本發明之目的在於達到低成本、高集積度與完全整合主被動元件的終極目標。因此，在MMIC的濾波元件中，薄膜微帶線(Thin Film Microstrip Line, TFML)是最好的解決方案；特別是在V頻帶(V-band, 50~75 GHz)以上，薄膜微帶線結構是射頻系統級晶片的最佳候選人之一。它具有下列優點：(1)約20 μm厚的polyimide在蝕刻與鑿孔製程皆相當容易，亦符合標準CMOS製程，(2)TFML具有相當小的尺寸，可大幅提昇MMIC的元件集積度，(3)TFML的接地面將polyimide與矽晶隔絕，可有效降低元件操作時的雜訊與基板串音(Crosstalk)效應，(4)Polyimide是低介電係數與高絕緣性的材料，可有效降低MMIC內連接元件的色散效應(dispersion effects)。

請參照第1圖並配合第2圖，其所示為薄膜微帶線帶通濾波器100之側視圖與上視圖。該薄膜微帶線帶通濾波器100包含一半導體基板110、一氧化層120、一金屬層130、一介電層140、至少四個接地電極150與一濾波器單元160。該半導體基板110係為矽半導體。該氧化層120係為二氧化矽薄膜，其厚度約為2 nm~10 nm並使用濺鍍法沈積於該半導體基板110上。該金屬層130係使用鋁，其厚度約為0.5 μm~2 μm並沈積於該氧化層120上。該介電層140係為低介電常數材料，其介電常數約在1.5 ~ 3之間，其厚度約為15 μm~20 μm並沈積於該金屬層130上。該接地電極150係為鋁，以半導體製程定義並沈積於該介電層140上並電性連接至該金屬層130。濾波器單元160係由複數個二分之一波長耦合線共振器163所組成，且具有一第一信號輸出入埠161與一第二信號輸出入埠162，濾波器單元160以半導體製程定義並沈積於該介電層140上。其中，該金屬層130作為該薄膜微帶線帶通濾波器100之接地面。該介電層140作為該薄膜微帶線帶通濾波器100之承載本體。該第一信號輸出入埠161與該第二信號輸出入埠162與該接地電極150係以共平面波導結構配置於該介電層140上。

使用矽基板110的好處在設計主動元件時是無庸置疑的。然而，在實現射頻被動元件於矽基板上時，因為基板110的低絕緣性產生的嚴重損失而難以實現。因此，射頻被動元件需藉由在矽基板110上沈積一層厚度約在20 μm之低介電常數材料薄膜，並以一金屬層130作為接地面，用以隔絕該介電層140與矽基板110。該金屬層130的存在可避免在該介電層140中的電磁力線受到矽基板110之電特性影響而產生相關的介電損失效應。

在製程上，該氧化層120之厚度係為二氧化矽薄膜，其係使用濺鍍法沈積於該半導體基板110上。該金屬層130係使用鋁，其係使用濺鍍法沈積在該氧化層120上，厚度約為2 μm。該介電層140係使用低介電材料-聚亞醯胺(polyimide)(εr = 2.2 at 100 MHz)，係使用旋鍍法沈積於該金屬層130上。該接地電極150係使用濺鍍法沈積在該介電層140上並配合電感耦合式電漿(Inductively Coupled Plasma, ICP)蝕刻法定義該接地電極150之位置。

請參照第3圖，其所示為薄膜微帶線帶通濾波器100之濾波器單元之結構圖，為本發明之最佳實施例。濾波器單元160係為平行耦合線濾波器結構，規格為中心頻率f₀ = 20 GHz、漣波為 0.5 dB、頻寬百分比 BWR = 0.1，頻率在 21.65 GHz時衰減量應小於 20 dB。因此，由下式可求得低通原型濾波器的頻率響應轉換到帶通濾波器的頻率響應：
  (1)
故 ，經由查表可得知級數 N > 2 會有 20 dB 以上的衰減。故選擇級數 N = 2 的柴比雪夫 0.5 dB 等漣波低通濾波器原型，其原型低通電路之元件值由查表得g0 = 1、g1 = 1.4209、g2 = 0.7071與g3 = 1.9841。其中，第一信號輸出入埠161與第二信號輸出入埠162之特性阻抗係選為50Ω。進一步可求得知每個導納轉換器之值：

耦合線的奇、偶模態特性阻抗可為
N = 1


N = 2


N = 3


待計算出耦合線的奇、偶模態特性阻抗後，可決定每一對二分之一波長耦合線共振器163之尺寸，再透過全波電磁模擬軟體進行濾波器的特性分析。

綜上所述，本發明揭示一種薄膜微帶線帶通濾波器100，其包含一半導體基板110、一氧化層120、一金屬層130、一介電層140、至少四個接地電極150與一濾波器單元160。該薄膜微帶線帶通濾波器100係使用低介電常數之介電層140作為承載本體，適合操作在釐米波之濾波器元件。

雖然本發明已以前述較佳實施例揭示，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與修改。如上述的解釋，都可以作各型式的修正與變化，而不會破壞此發明的精神。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．薄膜微帶線帶通濾波器

110．．．半導體基板

120．．．氧化層

130．．．金屬層

140．．．介電層

150．．．接地電極

160．．．濾波器單元

161．．．第一信號輸出入埠

162．．．第二信號輸出入埠

163．．．二分之一波長耦合線共振器

第1圖顯示為薄膜微帶線帶通濾波器之側視圖。
第2圖顯示為薄膜微帶線帶通濾波器之上視圖。
第3圖顯示為薄膜微帶線帶通濾波器之濾波器單元之結構圖。

100．．．薄膜微帶線帶通濾波器

110．．．半導體基板

120．．．氧化層

130．．．金屬層

140．．．介電層

150．．．接地電極

160．．．濾波器

161．．．第一信號輸出入埠

162．．．第二信號輸出入埠

Claims (8)

1. 一種薄膜微帶線帶通濾波器，其包含：
   一半導體基板；
   一氧化層，係沈積於該半導體基板上，其厚度約為2 nm~10 nm之間；
   一金屬層，係沈積於該氧化層上，其厚度約為0.5 μm~2 μm之間，作為該薄膜微帶線帶通濾波器之接地面；
   一介電層，係沈積於該金屬層上，其厚度約為15 μm~20 μm之間，作為該薄膜微帶線帶通濾波器之承載本體；
   至少四個接地電極，係以半導體製程定義並沈積於該介電層上並電性連接至該金屬層；以及
   一濾波器單元，其具有一第一信號輸出入埠與一第二信號輸出入埠，係以半導體製程定義並沈積於該介電層上；
   其中，該第一信號輸出入埠與該第二信號輸出入埠與該些接地電極以共平面波導結構配置於該介電層上。
2. 如申請專利範圍第1項所述之薄膜微帶線帶通濾波器，其中該半導體基板係為矽半導體。
3. 如申請專利範圍第1項所述之薄膜微帶線帶通濾波器，其中該氧化層係為二氧化矽薄膜，並使用濺鍍法沈積於該半導體基板上。
4. 如申請專利範圍第1項所述之薄膜微帶線帶通濾波器，其中該金屬層係使用鋁、鉑與金所組成族群中之一種材料。
5. 如申請專利範圍第4項所述之薄膜微帶線帶通濾波器，其中該金屬層係使用鋁。
6. 如申請專利範圍第1項所述之薄膜微帶線帶通濾波器，其中該介電層係為低介電常數材料，其介電常數約在1.5 ~ 3之間。
7. 如申請專利範圍第1項所述之薄膜微帶線帶通濾波器，其中該接地電極係為鋁。
8. 如申請專利範圍第1項所述之薄膜微帶線帶通濾波器，其中該濾波器單元係由複數個二分之一波長耦合線共振器所組成。