TWI474182B

TWI474182B - 一種採用高速小型電腦系統傳輸介面的伺服器系統

Info

Publication number: TWI474182B
Application number: TW102133930A
Authority: TW
Inventors: Yingxian Han
Original assignee: Inventec Corp
Priority date: 2013-09-18
Filing date: 2013-09-18
Publication date: 2015-02-21
Also published as: TW201512845A

Description

一種採用高速小型電腦系統傳輸介面的伺服器系統

本發明係關於一種伺服器系統，且特別是有關於一種採用高速小型電腦系統傳輸介面的伺服器系統。

現今的伺服器所具有的功能可以說是非常強大，其不僅可幫助使用者處理大量繁雜事務，且可提供使用者休閒娛樂，特別是對於企業而言，伺服器成為企業資訊處理系統架構中不可或缺的設備。

在現今的伺服器系統中，中央處理單元的運算速度越來越快，而儲存裝置，例如：硬式磁碟機(Hard disk driver，HDD)，之儲存容量亦越來越大。由於，伺服器整體之效能會受到硬式磁碟機資料傳輸速度的影響，因此，當硬式磁碟機之儲存容量越來越大時，為避免伺服器整體效能受影響，實有必要提供一種採用更高傳輸速率介面的伺服器系統。

鑑於上述，本發明提供一種採用高速小型電腦系統傳輸介面的伺服器系統，以PCIE匯流排作為主要之傳輸路徑來提升伺服器之整體處理效能。

本發明之一態樣係在提供一種採用高速小型電腦系統傳輸介面的伺服器系統，包括位於主板部分之中央處理單元、編碼器以及第一連接器，和位於背板部分之第二連接器、高速小型電腦系統傳輸介面以及解碼器。中央處理單元輸出一PCIE格式資料信號、一PCIE格式之第一控制信號以及一I2C格式之第二控制信號。編碼器將PCIE格式之第一控制信號編碼成I2C格式之第一控制信號。第一連接器耦接第二連接器。高速小型電腦系統傳輸介面接收PCIE格式資料信號以傳輸給外接硬碟。解碼器解碼I2C格式之第一控制信號和I2C格式之第二控制信號以控制硬碟。

在一實施例中，主板部分更具有一時鐘信號產生器以及一南橋晶片，時鐘信號產生器用以產生時鐘信號給中央處理單元、高速小型電腦系統傳輸介面以及南橋晶片。

在一實施例中，至少第一連接器和第二連接器透過一纜線相互耦接，其中至少第一連接器和第二連接器為小序列式SCSI(mini SAS)連接器結構。

在一實施例中，PCIE格式資料信號更包括一第一PCIE格式資料信號以及一第二PCIE格式資料信號，此中央處理單元透過一第一PCIE匯流排路徑傳送第一PCIE格式資料信號給第一連接器，透過一第二PCIE匯流排路徑傳送第二PCIE格式資料信號該第一連接器，以及透過一第一I2C匯流排路徑傳送該I2C格式之第二控制信號給該第一連接器，其中第一PCIE匯流排路徑和第二PCIE匯流排路徑採用多傳輸通道之PCIE。

在一實施例中，此第二連接器透過一第四PCIE匯流排路徑傳送第一PCIE格式資料信號給高速小型電腦系統傳輸介面，透過一第五PCIE匯流排路徑傳送第二PCIE格式資料信號給高速小型電腦系統傳輸介面。其中第四PCIE匯流排路徑以及第五PCIE匯流排路徑採用多傳輸通道之PCIE版本。

在一實施例中，硬碟更包括一第一硬碟以及一第二硬碟，高速小型電腦系統傳輸介面更包括一第一高速小型電腦系統傳輸介面耦接該第四PCIE匯流排路徑並外接該第一硬碟，以及一第二高速小型電腦系統傳輸介面耦接該第五PCIE匯流排路徑並外接該第二硬碟。

在一實施例中，中央處理單元透過一第三PCIE匯流排路徑傳送該PCIE格式之第一控制信號給該編碼器，編碼器將PCIE格式之第一控制信號編碼成I2C格式之第一控制信號後透過一第二I2C匯流排路徑傳送該I2C格式之第一控制信號給該第一連接器，，該第二連接器透過一第三I2C匯流排路徑傳送該I2C格式之第一控制信號給該解碼器，以及透過一第四I2C匯流排路徑傳送該I2C格式之第二控制信號給該解碼器。該第三PCIE匯流排路徑採用單傳輸通道之PCIE。

在一實施例中，PCIE格式之第一控制信號為一PCIE格式之指示燈控制信號，以及該I2C格式之第二控制信號為一I2C格式之熱插拔控制信號。指示燈控制信號用以控制背板部分上之指示燈，來根據外接硬碟之狀態進行顯示，熱插拔控制信號來控制硬碟之啟動、順序切換和熱插拔功能。

在一實施例中，背板部分更包括一個電源連接器用以提供至少三種電壓，透過該高速小型電腦系統傳輸介面耦提供給該外接硬碟，其中一電壓也用以提供給該解碼器。

綜上所述，本發明週邊儲存裝置和中央處理器間之資料傳送是以PCIE匯流排作為傳輸路徑，因此在傳輸之速率上可大幅提升，進而提升伺服器之整體處理效能。

10‧‧‧主機板部分

11‧‧‧背板部分

12‧‧‧纜線

100‧‧‧伺服器系統

101‧‧‧第一連接器

111‧‧‧第二連接器

102‧‧‧第一中央處理器

103‧‧‧第二中央處理器

104‧‧‧時鐘信號產生器

105‧‧‧編碼器

106‧‧‧南橋晶片

112和113‧‧‧高速小型電腦系統傳輸介面

114‧‧‧解碼器

1024‧‧‧第一I2C匯流排路徑

1051‧‧‧第二I2C匯流排路徑

1113‧‧‧第三I2C匯流排路徑

1114‧‧‧第四I2C匯流排路徑

1021‧‧‧第一PCIE匯流排路徑

1022‧‧‧第二PCIE匯流排路徑

1023‧‧‧第三PCIE匯流排路徑

1111‧‧‧第四PCIE匯流排路徑

1112‧‧‧第五PCIE匯流排路徑

1041和1042‧‧‧時鐘信號

第1圖所示為根據本發明一實施例的一種採用高速小型電腦系統傳輸介面的伺服器系統概略圖示。

第2圖所示為根據本發明一實施例適用於背板部分之一電源連接器概略圖示。

以下為本發明較佳具體實施例以所附圖示加以詳細說明，下列之說明及圖示使用相同之參考數字以表示相同或類似元件，並且在重複描述相同或類似元件時則予省略。

周邊元件連接介面(Peripheral Component Interconnect,PCI)是一種連接週邊裝置常使用的傳輸介面，不過隨著伺服器中央處理單元之處理速度越來越快，周邊裝置的傳輸速度也必須跟著加快，以避免伺服器整體效能。因此，一種有別於PCI之高速周邊元件連接介面(Peripheral Component Interconnect Express,PCIE)被發展出來，其中，PCIE是使用序列方式來傳輸，可讓連接的每個裝置不需共用頻寬，因此可大幅提升傳輸速率，以PCIE之3.0版本為例，其額定之資料傳輸速率為8Gb/s。因此，本發明即是利用PCIE作為匯流排路徑來傳輸週邊儲存裝置，例如硬式磁碟機，之儲存資料，藉以提高連接埠的資料傳輸速率。

第1圖所示為根據本發明一實施例的一種具有高速小型電腦系統傳輸介面的伺服器系統概略圖示。本發明之一種具有高速小型電腦系統傳輸介面的伺服器系統100包括：一主機板部分10以及一背板部分11，其中主機板部分10具有一第一連接器101，和背板11之第二連接器111透過纜線12互相耦接，以進行信號之傳遞。在一實施例中，第一連接器101和連接器111均為具有68支接腳之小序列式SCSI(mini SAS)連接器結構，例如代號SFF-8087之內接連接器。連接器111可提供兩高速小型電腦系統傳輸介面112和113以外接兩硬碟。再者，本實施例中之主機板部分10僅外接一背板部分11，然而，在其他之實施例中，主機板部分10可外接背板部分11的數目不以1個為限，也就是說，單一之主機板部分10可外接多個背板部分11。以外接3個背板部分11為例，主機板部分10須配置3個第一連接器101，以與3個背板部分11所設置之第二連接器111耦接，而每個第二連接器111可提供兩高速小型電腦系統傳輸介面112和113以外接兩硬碟，因此共可外接6個硬碟。

此外，主機板部分10尚包括一第一中央處理器102、一第二中央處理器103、一時鐘信號產生器104、一編碼器105和一南橋晶片106。其中，第一中央處理器102和第二中央處理器103具有相同之功能。值得注意的是，在本實施例中，僅以兩處理器，第一中央處理器102和第二中央處理器103，架構說明本發明之應用，然在其他之實施例中，處理器數目不以兩個為限。此外，本發明亦可用於不具南橋晶片106之系統中。時鐘信號產生器104用以產生時鐘信號傳輸給第一中央處理器102、第二中央處理器103和第一連接器101，藉以讓南橋晶片106、第一中央處理器102和第二中央處理器103依此時鐘信號進行資料處理與傳輸。此外，時鐘信號亦經由第一連接器101傳輸至高速小型電腦系統傳輸介面112和113，藉以讓耦接高速小型電腦系統傳輸介面112和113之兩硬碟可依此時鐘信號配合第一中央處理器102進行資料之同步處理與傳輸。值得注意的是，因為在此實施例中，包括兩高速小型電腦系統傳輸介面112和113，因此時鐘信號產生器104傳輸給第一連接器101之時鐘信號亦為兩個，分別為時鐘信號1041和1042，以分送給高速小型電腦系統傳輸介面112和113。

另一方面，第一中央處理器102透過第一PCIE匯流排路徑1021和第二PCIE匯流排路徑1022傳輸PCIE格式之資料訊號至第一連接器101，藉以經由纜線12和連接器111將PCIE格式之資料訊號傳送給高速小型電腦系統傳輸介面112和113。在一實施例中，第一PCIE匯流排路徑1021和第二PCIE匯流排路徑1022，採用4傳輸通道之PCIE之3.0版本，每一傳輸通道之資料傳輸速率為8Gb/s，因此，每一第一PCIE匯流排路徑1021和第二PCIE匯流排路徑1022之理論傳輸資料速率可為32Gb/s。此外，第一中央處理器102亦透過第三PCIE匯流排路徑1023傳輸PCIE格式之指示燈控制信號至編碼器105，由編碼器105將PCIE格式之指示燈控制信號編碼成交互整合電路(Inter-Integrated Circuit,I2C)格式之指示燈控制信號後，透過第二I2C匯流排路徑1051傳送給第一連接器101。在一實施例中，編碼器105是利用一現場可程式化閘陣列(Field-programmable gate array,FPGA)晶片來形成。而第三PCIE匯流排路徑1023，是採用1傳輸通道之PCIE之2.0版本，每一傳輸通道之資料傳輸速率為4Gb/s。另一方面，第一中央處理器102亦透過第一I2C匯流排路徑1024傳送I2C格式之熱插拔控制信號給第一連接器101。值得注意的是，在此實施例中，主機板部分10僅外接一背板部分11。若在其他之實施例中，主機板部分10外接多個背板部分11，此時第一中央處理器102透過第一PCIE匯流排路徑1021和第二PCIE匯流排路徑1022所傳輸之PCIE格式之資料訊號，透過第三PCIE匯流排路徑1023傳輸PCIE格式之指示燈控制信號，以及透過第一I2C匯流排路徑1024傳送I2C格式之熱插拔控制信號，和時鐘信號產生器104傳輸之時鐘信號必須相應的加倍。也就是說，若外接3個背板部分11，此時第一中央處理器102所傳輸之上述信號即需變為原本之3倍，亦即第一中央處理器102所負擔之處理負荷加大，當然，第二中央處理器103亦可支援此類功能，以主機板實際信號分配和佈線要求為准。因此，主機板部分10可外接之背板部分11數目，會受第一中央處理器102和第二中央處理器103之處理效能限制。

背板部分11，包括有一第二連接器111、高速小型電腦系統傳輸介面112和113以及一解碼器114。第二連接器111和高速小型電腦系統傳輸介面112間是以第四PCIE匯流排路徑1111進行PCIE格式之資料訊號傳送。第二連接器111和高速小型電腦系統傳輸介面113間是以第五PCIE匯流排路徑1112進行PCIE格式之資料訊號傳送。也就是說，透過纜線12由主機板部分10的第一連接器101傳送過來之PCIE格式資料訊號，會經由第二連接器111透過第四PCIE匯流排路徑1111和第五PCIE匯流排路徑1112傳送至高速小型電腦系統傳輸介面112和113。其中，第四PCIE匯流排路徑1111和第五PCIE匯流排路徑1112，採用4傳輸通道之PCIE之3.0版本，每一傳輸通道之資料傳輸速率為8Gb/s，因此，每一第四PCIE匯流排路徑1111和第五PCIE匯流排路徑1112之理論傳輸資料速率可為32Gb/s。另一方面，第二連接器111和解碼器114間是以第三I2C匯流排路徑1113和第四I2C匯流排路徑1114來分別傳送I2C格式之指示燈控制信號和熱插拔控制信號至解碼器114。解碼器114會解析此I2C格式之指示燈控制信號和熱插拔控制信號，並根據解析後之指示燈控制信號控制背板部分11上之指示燈，來根據外接硬碟之狀態進行顯示，以及根據解析後熱插拔控制信號來控制和高速小型電腦系統傳輸介面112和113耦接外接硬碟之啟動、順序切換和熱插拔等功能。由於本案之第一連接器101和第二連接器111是採用具有68支接腳之小序列式SCSI(mini SAS)連接器結構，其所提供之旁帶(sideband)信號位置比較少，而要傳送的除PCIE格式之訊號外尚包括其他之信號，例如，時鐘信號。因此，本發明將用以控制外接硬碟之控制信號以I2C格式進行傳送，因此會使用編碼器105將第三PCIE匯流排路徑1023傳輸PCIE格式之指示燈控制信號轉換成I2C格式信號，並利用解碼器114解析I2C格式之控制信號，藉以控制外接硬碟。

此外，如第2圖所示，本案之背板部分11更包括一電源連接器115，用以提供12伏、5伏和3伏3電壓給高速小型電腦系統傳輸介面112和113以供外接硬碟使用。電源連接器115提供一3伏3電壓給解碼器114。而電源連接器115之電源則是來自於一電源供應器或主板(圖中未畫出)。值得注意的是，若主機板部分10外接多個背板部分11，此時電源連接器115可跨接多個背板部分11，以分別供電給每一背板部分11之高速小型電腦系統傳輸介面以及解碼器。換言之，並不需在每一背板部分11均設置一電源連接器。

由於I2C之傳輸協議適用主從式架構，因此在編碼器105和解碼器114間是以I2C匯流排路徑作為傳輸路徑，例如以第一I2C匯流排路徑1051和第四I2C匯流排路徑1114進行指示燈控制信號之傳送，以及以第二I2C匯流排路徑1024和第三I2C匯流排路徑1113進行和熱插拔控制信號之傳送。而另一方面，為了提升週邊儲存裝置和第一中央處理器102間之資料傳輸速率，因此在週邊儲存裝置和第一中央處理器102間是以PCIE匯流排路徑作為傳輸路徑，例如以第一PCIE匯流排路徑1021和第四PCIE匯流排路徑1111進行高速小型電腦系統傳輸介面112和第一中央處理器102間之資料傳送，以及以第二PCIE匯流排路徑1022和第五PCIE匯流排路徑1112進行高速小型電腦系統傳輸介面113和第一中央處理器102間之資料傳送。此外，由於本案是藉由將系統內部之資料改以PCIE匯流排路徑進行傳輸，藉以提升傳輸速率，因此，對於背板部分11和主機板部分10間之第一連接器101和第二連接器111並不需進行重新設計。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。