TWI472013B - 靜電放電防護裝置 - Google Patents

Description

靜電放電防護裝置

本發明係有關於一種靜電放電防護裝置，特別是有關於一種高壓靜電放電防護裝置。

積體電路的靜電放電(ElectroStatic Discharge；以下簡稱ESD)事件，指的是具有高電壓的靜電電荷，透過積體電路晶片的釋放過程。雖然如此的靜電電荷量通常不多，但是，因為高電壓的原因，其釋放的瞬間能量也相當的可觀，如果沒有善加處理，往往會造成積體電路的燒毀。

因此，ESD已經是半導體產品中重要的可靠度考量之一。比較為一般人熟悉的ESD測試有兩種，人體放電模式(human body model，HBM)以及機器放電模式(machine model，MM)。一般商業用的積體電路都必須具備一定程度的HBM以及MM之耐受度，才可以販售，否則，積體電路非常容易因為偶然的ESD事件而損毀。也因此，如何製造一個有效率的ESD防護裝置/元件，來保護積體電路，也是業界一直不斷探討與研究的問題。

為了承受高電壓，傳統的高壓ESD元件通常是由電路中高壓元件所構成。然而，高壓元件的金屬繞線會影響電場分佈，因而造成電路的破壞。

習知的解決方式係將高壓元件的一端設計成獨立的接觸墊(PAD)。但是，由高壓元件修改所得到的高壓ESD元件也必須具有一獨立的接觸墊。因此，增加電路佈局的複雜性，並使得積體電路的面積大幅增加。

本發明提供一種靜電放電防護裝置，包括一基底、一第一摻雜區、一第一閘電極、一第二摻雜區、一第二閘電極以及一第三摻雜區。基底具有一第一導電型態。第一摻雜區具有一第二導電型態，並形成於基底之中。第一閘電極形成於基底之上。第二摻雜區具有第二導電型態，並形成於基底之中。第一、第二摻雜區以及第一閘電極構成一電晶體。第二閘電極形成於基底之上，並與第一閘電極彼此隔離。第三摻雜區具有第一導電型態，形成於基底之中，並與第二摻雜區相互隔離。第一、第三摻雜區以及第二閘電極構成一放電元件。

本發明另提供一種靜電放電防護裝置，包括一基底、一第一摻雜區、一第一閘電極、一第二摻雜區、一第三摻雜區以及一第四摻雜區。基底具有一第一導電型態。第一摻雜區具有一第二導電型態，並形成於基底之中。第一閘電極形成於基底之上。第二摻雜區具有第二導電型態，並形成於基底之中。第一、第二摻雜區以及第一閘電極構成一電晶體。第三摻雜區具有第一導電型態，形成於基底之中，並與第二摻雜區相互隔離。第四摻雜區具有第二導電型態，形成於基底之中，並與第二摻雜區相互隔離。第一、第三、第四摻雜區與第二閘電極構成一放電元件。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

第1A圖為本發明之ESD防護裝置之一可能實施例。如圖所示，ESD防護裝置100包括，基底(未顯示)、摻雜區111、112、121、閘電極151及161。在本實施例中，摻雜區111及121相互隔離。閘電極151及161相互隔離。在另一可能實施例中，摻雜區111及121係分別形成在兩井區之中，其中這兩井區相互隔離。

摻雜區111、閘電極151以及摻雜區112構成電晶體190。電晶體190係為一高壓元件，至少可承受200伏特以上的高壓。在本實施例中，摻雜區111可作為電晶體190之汲極(drain)。摻雜區112可作為電晶體190之源極(source)。閘電極151作為電晶體190之閘極。在一可能實施例中，電晶體190係為一橫向擴散金氧半場效電晶體(laterally diffused metal oxide semiconductor field effect transistor；以下簡稱LDMOS FET)。

摻雜區121、閘電極161以及摻雜區112構成放電元件180。放電元件180亦為一高壓放電元件。根據摻雜區112的導電型態，放電元件180可被設定成一絕緣閘雙極電晶體(Insulated Gate Bipolar Transistor；以下簡稱IGBT)或是(Silicon Controlled Rectifier；以下簡稱SCR)。摻雜區121可作為放電元件180之汲極。摻雜區112可作為放電元件180之源極。閘電極161作為放電元件180之閘極。

在防護模式(ESD事件發生)下，電晶體190為禁能狀態，放電元件180為致能狀態，用以釋放ESD事件所引起的ESD電流。在本實施例中，由於摻雜區111與121彼此隔離，因此，在正常模式(ESD事件未發生)下，電晶體190運作時，其所產生的電流不會對放電元件180造成影響。

在此例中，當ESD事件未發生時，放電元件180為禁能狀態，電晶體190為致能狀態。在一可能實施例中，電晶體190可為一啟始(startup)元件，用以提供操作電壓予相關電路。

在本實施例中，ESD防護裝置100更包括摻雜區171，用以隔離摻雜區111及121。在另一可能實施例中，摻雜區171更可隔離閘電極151與161。在其它實施例中，ESD防護裝置100更包括接觸墊101。接觸墊101形成於摻雜區111之上。

另外，摻雜區111與121形成一環形結構，並且圍繞接觸墊101。閘電極151與161形成一環形結構，圍繞摻雜區111與121。同樣地，摻雜區112形成一環形結構，圍繞閘電極151與161。

第1B圖為本發明之ESD防護裝置之另一可能實施例。第1B圖相似第1A圖，不同之處在於，第1B圖的ESD防護裝置100’具有場氧化層131~134、141以及摻雜區172。摻雜區172具有第一導電型態，可作為電晶體190’以及放電元件180’的基極(bulk)。

場氧化層131與141彼此隔離，但形成一環形結構，圍繞摻雜區111與121。場氧化層132圍繞閘電極151與161。在本實施例中，摻雜區171隔離場氧化層131與141。場氧化層133圍繞摻雜區112。摻雜區172圍繞場氧化層133。場氧化層134圍繞摻雜區172。

在本實施例中，場氧化層131的寬度W1等於場氧化層141的寬度W2。因此，在防護模式下，放電元件180’可在電晶體190’被致能前，提早被致能，故可即時釋放ESD電流。在其它可能實施例中，場氧化層131的寬度W1大於場氧化層141的寬度W2。

第2圖為第1B圖之A-A”剖面(即電晶體190’)示意圖。如圖所示，摻雜區111、112及172均形成於基底200之中。閘電極151形成於基底200之上。在一可能實施例中，基底200與摻雜區172的導電型態均為P型，摻雜區111與112的導電型態均為N型。因此，電晶體190’係為一N型LDMOSFET。

如圖所示，場氧化層131設置在摻雜區111與閘電極151之間。另外，摻雜區111與場氧化層131係形成在井區211之中。在本實施例中，井區211係為一深N型井(Deep-Nwell)。摻雜區111的摻雜濃度高於井區211。

井區221形成於井區211與212之間。井區221係為P型井。場氧化層132與摻雜區112係形成於井區212之中。井區212係為N型井。摻雜區112的摻雜濃度高於井區212。摻雜區172形成於井區222之中。井區222係為P型井，其中摻雜區172的摻雜濃度高於井區222。

在本實施例中，金屬層240透過插塞(plug)241，電性連接摻雜區112。金屬層250透過插塞251，電性連接摻雜區172。金屬層260透過插塞261，電性連接摻雜區111。在一可能實施例中，金屬層260電性連接接觸墊(如第1A或1B圖所示)101。

第3A圖為第1B圖之B-B”剖面圖(即放電元件180’)。如圖所示，摻雜區121、112及172均形成於基底200之中。閘電極161形成於基底200之上。在一可能實施例中，基底200、摻雜區121及172的導電型態均為P型，摻雜區112的導電型態為N型。摻雜區121及172的摻雜濃度高於基底200。

在本實施例中，放電元件180’係為一絕緣閘雙極電晶體(IGBT)。摻雜區121作為IGBT之汲極。閘電極161作為IGBT之閘極。摻雜區112作為IGBT之源極。摻雜區172作為IGBT之基極。

如圖所示，場氧化層141設置在摻雜區121與閘電極161之間。再者，摻雜區121與場氧化層141係形成在井區311之中。在本實施例中，井區311係為一深N型井。井區311與井區211(如第2圖所示)相隔離，並且場氧化層141的寬度W2可小於或等於場氧化層131的寬度W1。在一可能實施例中，第1圖所示之摻雜區171隔離井區211及311，其中摻雜區121的摻雜濃度高於井區311。

井區321形成於井區311與212之間。井區321係為P型井，其摻雜濃度低於摻雜區121。場氧化層132與摻雜區112係形成於井區212之中。井區212係為N型井。摻雜區112的摻雜濃度高於井區212。摻雜區172形成於井區222之中。井區222係為P型井，其中摻雜區172的摻雜濃度高於井區222。

在本實施例中，金屬層340透過插塞341及342，電性連接摻雜區112及閘電極161。金屬層360透過插塞361，電性連接摻雜區121。在一可能實施例中，金屬層360亦電性連接接觸墊(如第1A或1B圖所示)101。藉由控制插塞361與場氧化層141之間的寬度W3，便可控制放電元件180’的觸發電壓。因此，在防護模式(ESD事件發生)下，放電元件180’會比電晶體190’較早被觸發，用以即時釋放ESD電流。

第3B圖為本發明之ESD防護裝置之電路示意圖。如圖所示，ESD防護裝置100’包括放電元件180’以及電晶體190’。在本實施例中，放電元件180’係為N型的IGBT，電晶體190’係為N型的LDMOS FET。

電晶體190’的基極(Bulk)耦接放電元件180’的基極。電晶體190’的汲極(drain)耦接放電元件180’的汲極。在一可能實施例中，放電元件180’的汲極耦接至一接觸墊(pad)。電晶體190’的源極(Source)耦接放電元件180’的源極與閘極。在一可能實施例中，放電元件180’的源極為一接地位準(grounding)。因此，當ESD事件發生在接觸墊時，放電元件180’便可將ESD電流釋放至地。

第4圖為放電元件180’之另一可能實施例。第4圖相似第3A圖，不同之處在於，第4圖的摻雜區121具有摻雜區371以及381。摻雜區371的導電型態為P型，摻雜區381的導電型態為N型。摻雜區371的摻雜濃度高於基底200。摻雜區381的摻雜濃度高於井區311。

在本實施例中，放電元件180’係為一矽控整流器(Silicon Controlled Rectifier；以下簡稱SCR)。金屬層360透過插塞361及362，電性連接摻雜區371及381，作為SCR的汲極。藉由控制插塞362與場氧化層141之間的寬度W4，便可控制SCR的觸發電壓。閘電極161透過金屬層340，電性連接摻雜區112，用以作為SCR的閘極。摻雜區172作為SCR的基極。

由於摻雜區371與381透過摻雜區171，與摻雜區111相隔離，因此，在正常模式(ESD事件未發生)下，電晶體190’的電流不會對放電元件180’造成影響。另外，藉由環狀結構，可使得ESD防護裝置承受高壓。

再者，藉由控制摻雜區121的導電型態，便可產生所需的放電元件。舉例而言，當摻雜區121的導電型態為P型(如第3B圖所示)時，則放電元件為IGBT。當摻雜區121的導電型態為P型與N型(如第4圖所示)時，則放電元件為SCR。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、100’．．．ESD防護裝置

111、112、121、171、172、371、381．．．摻雜區

151、161．．．閘電極

180、180’．．．放電元件

190、190’．．．電晶體

101．．．接觸墊

131~134、141．．．場氧化層

200．．．基底

211、212、221、222、311、321．．．井區

240、250、260、340、360．．．金屬層

241、251、261、341、361、362．．．插塞

第1A圖為本發明之ESD防護裝置之一可能實施例

第1B圖為本發明之ESD防護裝置之另一可能實施例。

第2圖為第1B圖之A-A”剖面示意圖

第3A圖為第1B圖之B-B”剖面圖。

第3B圖為本發明之ESD防護裝置之電路示意圖。

第4圖為放電元件之另一可能實施例。

100．．．ESD防護裝置

101．．．接觸墊

111、112、121、171．．．摻雜區

151、161．．．閘電極

180．．．放電元件

190．．．電晶體

Claims (21)

1. 一種靜電放電防護裝置，包括：一基底，具有一第一導電型態；一第一摻雜區，具有一第二導電型態，並形成於該基底之中；一第一閘電極，形成於該基底之上；一第二摻雜區，具有該第二導電型態，並形成於該基底之中，其中該第一、第二摻雜區以及該第一閘電極構成一電晶體；一第二閘電極，形成於該基底之上，並與該第一閘電極彼此隔離；一第三摻雜區，具有該第一導電型態，形成於該基底之中，並與該第二摻雜區相互隔離，其中該第一、第三摻雜區及該第二閘電極構成一放電元件；以及一第四摻雜區，具有該第一導電型態，並形成於該基底之中，用以隔離該第二及第三摻雜區，其中該第四摻雜區更隔離該第一及第二閘電極。
2. 如申請專利範圍第1項所述之靜電放電防護裝置，其中該電晶體係為一橫向擴散金氧半場效電晶體(laterally diffused metal oxide semiconductor field effect transistor；LDMOS FET)，該放電元件係為一絕緣閘雙極電晶體(Insulated Gate Bipolar Transistor；IGBT)。
3. 如申請專利範圍第2項所述之靜電放電防護裝置，其中該第一摻雜區作為該電晶體之源極，該第二摻雜區作為該電晶體之汲極。
4. 如申請專利範圍第3項所述之靜電放電防護裝置，其中該第一摻雜區作為該放電元件之源極，該第三摻雜區作為該放電元件之汲極。
5. 如申請專利範圍第1項所述之靜電放電防護裝置，更包括一金屬層，電性連接該第二閘電極以及該第一摻雜區。
6. 如申請專利範圍第1項所述之靜電放電防護裝置，更包括一接觸墊，形成於該第二摻雜區之上。
7. 如申請專利範圍第1項所述之靜電放電防護裝置，更包括：一第一場氧化層，形成於該第一閘電極與該第二摻雜區之間；以及一第二場氧化層，形成於該第二閘電極與該第三摻雜區之間。
8. 如申請專利範圍第7項所述之靜電放電防護裝置，其中該第二場氧化層的寬度小於或等於該第一場氧化層的寬度。
9. 如申請專利範圍第7項所述之靜電放電防護裝置，其中該第一及第二場氧化層彼此隔離。
10. 如申請專利範圍第1項所述之靜電放電防護裝置，其中該第一導電型態為P型，該第二導電型態為N型。
11. 一種靜電放電防護裝置，包括：一基底，具有一第一導電型態；一第一摻雜區，具有一第二導電型態，並形成於該基底之中；一第一閘電極，形成於該基底之上； 一第二摻雜區，具有該第二導電型態，並形成於該基底之中，其中該第一、第二摻雜區以及該第一閘電極構成一電晶體；一第三摻雜區，具有該第一導電型態，形成於該基底之中，並與該第二摻雜區相互隔離；以及一第四摻雜區，具有該第二導電型態，形成於該基底之中，並與該第二摻雜區相互隔離，其中該第一、第三、第四摻雜區與該第二閘電極構成一放電元件，其中該電晶體係為一橫向擴散金氧半場效電晶體(laterally diffused metal oxide semiconductor field effect transistor；LDMOS FET)，該放電元件係為一矽控整流器(Silicon Controlled Rectifier；SCR)。
12. 如申請專利範圍第11項所述之靜電放電防護裝置，更包括一第五摻雜區，具有該第一導電型態，並形成於該基底之中，用以隔離該第二及第三摻雜區，以及隔離該第二及第四摻雜區。
13. 如申請專利範圍第11項所述之靜電放電防護裝置，其中該第一摻雜區作為該電晶體之源極，該第二摻雜區作為該電晶體之汲極。
14. 如申請專利範圍第11項所述之靜電放電防護裝置，其中該第一摻雜區作為該放電元件之源極，該第三及第四摻雜區作為該放電元件之汲極。
15. 如申請專利範圍第11項所述之靜電放電防護裝置，更包括：一金屬層，電性連接該第二閘電極以及該第一摻雜區。
16. 如申請專利範圍第11項所述之靜電放電防護裝置，更包括一接觸墊，形成於該第二摻雜區之上。
17. 如申請專利範圍第11項所述之靜電放電防護裝置，更包括：一第一場氧化層，形成於該第一閘電極與該第二摻雜區之間；以及一第二場氧化層，形成於該第二閘電極與該第四摻雜區之間。
18. 如申請專利範圍第17項所述之靜電放電防護裝置，其中該第二場氧化層的寬度小於或等於該第一場氧化層的寬度。
19. 如申請專利範圍第17項所述之靜電放電防護裝置，其中該第一及第二場氧化層彼此隔離。
20. 如申請專利範圍第11項所述之靜電放電防護裝置，更包括一金屬層，電性連接該第三及第四摻雜區。
21. 如申請專利範圍第11項所述之靜電放電防護裝置，其中該第一導電型態為P型，該第二導電型態為N型。