TWI470678B - 使用交替閘極介電材料以增進電晶體通道移動率之技術 - Google Patents
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Description
使用交替閘極介電材料以增進電晶體通道移動率之技術。
在建造於半導體基板上之金屬氧化物半導體場效電晶體(MOSFET)的技術中，不斷推動著MOSFET性能及效率的改善。此程序包括縮小這些MOSFET裝置的大小。隨著MOSFET裝置縮小到更小的尺寸，傳統用於這些裝置中的二氧化矽閘極介電層變得太薄且需以高k閘極介電材料加以取代。不幸地，高k介電材料使用會有一些缺點。例如，在半導體基板上沈積高k介電材料之後，後續的熱處理會無意地導致界面層形成在高k閘極介電層與基板的界面。這係因為熱處理導致高k材料中的氧與基板中的矽起反應，藉此形成界面二氧化矽層。此矽界面層具有低介電常數，其不利影響閘極介電堆疊之有效介電常數。
使用高k介電材料的另一個問題在於高k介電材料中之聲子傾向於與MOSFET裝置的通道區域中之電子場耦合。高k聲子與電子場間的此耦合退化裝置移動率。據此，需要對閘極介電層之改善以允許MOSFET裝置之更進一步的縮小。
本文敘述改善場效電晶體之通道移動率的系統及方法。在下列說明中，將使用熟悉此技術者常用來向熟悉此技術之他人傳達其之成果的本質的術語來敘述例示實作之各種態樣。然而，對熟悉此技術者顯而易知地，可僅以所述態樣的一些來實行本發明。為了便於解釋，提出特定數字、材料、及組態以提供例示實作之詳盡理解。然而，對熟悉此技術者顯而易知地，可在無該些特定細節下實行本發明。在其他例子中，省略或簡化眾所週知的特徵以不模糊例示實作。
以最能幫助了解本發明的方式輪流敘述各種操作為多個離散的操作，然而，說明之順序不應詮釋為暗示這些操作必定為順序相依。尤其，無需以呈現之順序來履行這些操作。
在已知先前技術之下，第1A圖繪示其中於基板上沈積高k閘極介電材料的傳統程序。閘極電極係形成在高k閘極介電材料頂部。第1A圖中所示之結構係在製造電晶體之其餘部分和其關連組件時將會發生之任何熱處理之前。第1A圖之結構因此為熱力學不穩定，因其一旦受到熱處理不會維持在其之形式中。
第1B圖繪示在已經受到熱處理之後的第1A圖所示之結構。同樣，可使用熱處理來形成電晶體之其餘部分和其關連組件，但儘管如此，高k閘極介電層會受到此處理。如第1B圖中所示，在高k材料與基板之間的介面已形成界面介電層。此界面層為當高k介電材料中的氧與基板中
的矽起反應時所形成之二氧化矽層。二氧化矽為基的界面層具有低介電常數，其不利地影響閘極介電層之有效介電常數。
第2A及2B圖繪示根據本發明之實作所形成之電晶體100，其可減少或免去二氧化矽界面層的存在並且可減少高k聲子與電晶體的通道區域中的場之間的耦合。在半導體基板102上形成電晶體100。半導體基板為可使用塊矽或絕緣體上覆矽的子結構來形成之結晶基板。在其他實作中，可使用交替材料來形成半導體基板，該些交替材料可或可不結合矽，其包括但不限於鍺、矽鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銻化鎵、或其他半導體或III-V材料。在本發明之一些實作中，可由石墨烯、碳奈米管、非晶碳、或其他碳為基材料部分或全部形成半導體基板102。雖在此敘述可形成基板之材料的少數幾個例子，充當其上可建造半導體裝置之基礎的任何材料落入本發明之精神與範疇內。
電晶體100包括閘極介電堆疊104。根據本發明之一實作，如第2A圖中所示，閘極介電堆疊104包括高k閘極介電層104A及聲子解耦層104B。在閘極介電堆疊104正下方的半導體基板102之部分充當電晶體100的通道區域112。
聲子解耦層104B的厚度相較於高k閘極介電層104A的厚度可大幅變化。例如，在本發明之一實作中，聲子解耦層104B可能僅數奈米層厚。在本發明之另一實作中，
聲子解耦層104B可包含整個閘極介電堆疊104，如第2B圖中所示。聲子解耦層104B可從數奈米層厚到整個閘極介電層之間的任何厚度。在本發明之又其他實作中，聲子解耦層104B可包含比5 nm更厚的任何層以從基板層解耦合高k聲子。
高k閘極介電層104A可包含高k材料，比如氧化鉿、鉿矽氧化物、氧化鑭、鑭鋁氧化物、氧化鋯、鋯矽氧化物、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物、及鉛鋅鈮酸鹽。氧化鉿、氧化鋯、及氧化鋁尤佳。雖在此敘述可用來形成高k閘極介電層之材料的少數幾個例子，可從其他材料製造那個層。在一些實施例中，高k閘極介電層厚度可介於約5埃(Å)到約50 Å之間。在其他實施例中，可在高k閘極介電層上履行額外的處理，比如退火程序，以改善高k材料的品質。
可使用傳統的原子層沈積(ALD)程序來形成高k閘極介電層104A。在這種程序中，可以選定流速饋送金屬氧化物先質(例如，金屬氯化物)及蒸汽到反應器中，接著在選定溫度及壓力操作該反應器以產生高k閘極介電層104A。應操作反應器夠久以形成具有希望厚度的層。
根據本發明之實作，在半導體基板102與高k閘極介電層104A之間形成聲子解耦層104B。聲子解耦層104B由可與高k閘極介電材料及基板材料兩者皆形成穩定界面的材料所構成。除了形成穩定界面外，聲子解耦層104B
可實質上減少或免除二氧化矽界面層的形成，其通常形成在半導體基板102與高k閘極介電層104A之間。例如，在一實作中，聲子解耦層104B缺少氧來源，其防止二氧化矽界面層的形成，因為沒有提供氧來與半導體基板102中的矽起反應。藉由免除二氧化矽界面層，聲子解耦層104B減少二氧化矽的介電常數對閘極介電堆疊104之有效介電常數的不利影響。
此外，根據本發明之實作，聲子解耦層104B具有落在5.4與9.1之間的介電常數。這是中間範圍介電常數並對閘極介電堆疊104之有效介電常數有比二氧化矽界面層少許多的不利影響。因此，藉由以聲子解耦層104B取代傳統的二氧化矽界面層，最終結果為具有比傳統介電閘極堆疊更高的有效介電常數之閘極介電堆疊104。
聲子解耦層104B還具有高硬度，其減少通道區域112中的場與高k閘極介電層104A中的聲子之間的耦合而得到較低界面散射，尤其在電子移動率退化的區域中。詳言之，高硬度導致在室溫基板聲子頻率附近的低聲子密度以阻止高k閘極介電層中的聲子影響矽或基板通道移動率。此解耦性質直接改善通道區域112中之電子移動率，藉此改善電晶體性能及效率。
除了上述的性質外，聲子解耦層104B可具有其他性質，使其正面影響整體電晶體裝置100。這些性質包括，但不限於，允許閘極介質與通道區域間有較低電子及聲子耦合以獲得較低界面散射並具有相比塊矽顯著減少的低於
15 THz之聲子密度狀態的聲子帶結構、高於4 eV的電子帶隙、及讓層104B與基板102材料維持穩定且分明接觸的熱力學界面能量。
在本發明之一實作中，聲子解耦層104B包含氮化硼。在本發明之另一實作中，聲子解耦層104B包含金剛石。氮化硼及金剛石兩者都缺少氧來源，其避免二氧化矽界面層形成在聲子解耦層104B與通道區域112的界面。
與高k閘極介電層104A類似地，在氮化硼的情況中可使用傳統ALD程序以BCl3
及NH3
的先質在約500 K的溫度形成聲子解耦層104B。或者，也證實可使用以B2
H6
、NH3
、及Ar之高溫(1500-1900℃)CVD程序。針對金剛石，可採用使用低壓(1-27 kPa)程序並利用碳及氫來源兩者之CVD程序以驅使在sp3相中之碳沈積。
電晶體100進一步包括形成在閘極介電堆疊104頂部之閘極電極106。可以金屬層、多晶矽層、或犧牲材料形成閘極電極106。若以犧牲材料形成閘極電極106，可進行取代金屬閘極程序來以金屬閘極電極材料取代犧牲材料。在一實作中，可使用傳統濕或乾蝕刻程序來移除犧牲閘極電極。這種蝕刻程序為此技術中眾所週知。可接著沈積金屬閘極電極來取代被移除掉的犧牲閘極電極。
若閘極電極106由金屬所構成，可使用傳統金屬沈積程序，比如ALD、CVD、PVD、無電鍍覆、或電鍍，來沈積金屬閘極電極。比如CMP之平面化程序可用來移除多餘沈積之金屬。可使用任何從其衍生出金屬閘極電極之導
電材料(包括純金屬、金屬合金、金屬氧化物、氮化物、氧氮化物、及碳化物)來形成金屬閘極電極106。
當金屬閘極電極106將充當N型工作函數金屬時，閘極電極106較佳具有介於約3.9 eV及約4.2 eV之間的工作函數。可用來形成金屬閘極電極106之N型材料包括，但不限於，鉿、鋯、鈦、鉭、鋁、及包括這些元素之金屬碳化物，亦即，碳化鈦、碳化鋯、碳化鉭、碳化鉿、及碳化鋁。
當金屬閘極電極106將充當P型工作函數金屬時，閘極電極106較佳具有介於約4.9 eV及約5.2 eV之間的工作函數。可用來形成金屬閘極電極106之P型材料包括，但不限於，釕、鈀、鉑、鈷、鎳、及導電金屬氧化物，例如氧化釕。
金屬閘極電極106應夠厚以確保形成於其上之任何材料不會明顯影響其之工作函數。在本發明之一些實作中，金屬閘極電極106厚度介於約5 Å到約600 Å之間，且更佳約為50 Å到約450 Å之間。雖在此敘述可用來形成金屬閘極電極106之材料的少數幾個例子，可從許多其他材料形成那個層。
第2A及2B圖繪示在閘極介電堆疊104上的金屬閘極電極106。以P型或N型工作函數金屬形成金屬閘極電極106。如第2B圖中所示，在一些實作中，金屬閘極電極106可包括至少兩層，一層充當工作函數金屬層106A且第二層充當填充金屬層106B。
電晶體100進一步包括間隔體108、源極和汲極區域110、及ILD層114。可藉由在基板上沈積比如氮化矽或二氧化矽之材料，並接著蝕刻該材料以形成一對間隔體，而在閘極介電堆疊104及閘極電極106旁形成間隔體108。
通常藉由兩種傳統程序之一形成源極和汲極區域110。第一種程序為植入比如硼、砷、或磷之雜質到基板中並接著透過退火程序活化這些雜質。在第二種程序中，可蝕刻半導體基板102以在閘極介電堆疊104旁形成凹部。接著使用選擇性磊晶沈積程序以矽合金來填充這些凹部。在一些實作中，矽合金可以為原位摻雜的矽鍺、原位摻雜的碳化矽、或原位摻雜的矽。在替代實作中，可使用其他矽合金。例如，可使用之替代矽合金材料包括，但不限於，矽化鎳、矽化鈦、矽化鈷、且可能可以硼及/或鋁之一或更多加以摻雜。在一些實作中，可使用CVD程序來沈積。
在本發明之實作中，沈積在源極和汲極區域坑中之矽合金材料具有與基板材料之晶格間隔不同的晶格間隔。晶格間隔之差異在MOS電晶體的通道區域中引發拉伸和壓縮應力。正如熟悉此技術者已知，決定該引發拉伸應力或壓縮應力將取決於正在形成NMOS或PMOS電晶體。針對NMOS電晶體，可以碳摻雜的矽來填充源極和汲極區域坑。可磊晶及選擇性沈積碳摻雜的矽。可進一步與磷原位摻雜碳摻雜的矽。針對PMOS電晶體，可以矽鍺來填充源極
和汲極區域坑。可磊晶沈積矽鍺。鍺濃度可在從10原子%到50原子%之間。可進一步與硼原位摻雜矽鍺。
在本發明之一些實作中，電晶體100可進一步包括源極末梢區域110A及汲極末梢區域110A。有時使用植入及擴散技術來製造這些末梢區域110A。或者，可在當形成源極和汲極區域110時形成源極和汲極末梢區域110A。例如，若使用蝕刻程序來形成源極和汲極區域110的凹部時，可延伸該蝕刻程序來底切間隔體108及閘極介電堆疊104。可以用來填充源極和汲極區域110之相同的材料來填充這些底切。如上述，填充材料一般為矽合金，比如矽鍺或碳摻雜的矽。
最後，可沈積並磨光低k介電材料以在裝置100上方形成層間介電(ILD)層114。可用於ILD層之低k介電材料包括，但不限於，二氧化矽、碳摻雜的氧化物(CDO)、氮化矽、比如全氟環丁烷或聚四氟乙烯之有機聚合物、氟矽酸鹽玻璃(FSG)、及比如倍半矽氧烷、矽氧烷、或有機矽酸鹽玻璃之有機矽酸鹽類。ILD層可包括孔隙或其他孔洞以進一步減少其之介電常數。
在本發明之一實作中，可使用消去程序來形成閘極介電堆疊104及閘極電極106。在消去程序中，形成閘極介電堆疊104的層可為使用傳統沈積程序(比如化學蒸汽沈積(CVD)、原子層沈積(ALD)、旋塗沈積(SOD)或物理蒸汽沈積(PVD))來沈積到半導體基板上的毯層。接下來，可使用比如ALD、CVD、或PVD之類似的沈積
技術來在閘極介電層上沈積閘極電極材料的毯層。在一些實作中，閘極電極材料為多晶矽或金屬層。在一些實作中，閘極電極材料為可為針對取代金屬閘極程序之後續被移除的犧牲材料。可接著進行傳統圖案化程序以蝕刻掉閘極電極層及閘極介電層之部分以形成閘極介電堆疊104及閘極電極106。
第3圖繪示其中可使用取代金屬閘極程序來形成閘極介電堆疊104及閘極電極106之本發明的另一實作。在取代金屬閘極程序中，初始沈積犧牲閘極電極。在已形成電晶體100後，移除犧牲閘極電極，藉此在第一間隔體108A與第二間隔體108B之間形成溝槽。移除犧牲閘極之方法為此技術中眾所週知。溝槽之形成暴露初三個表面-基板102的頂表面、第一間隔體108A之第一側壁109A、及第二間隔體108B之第二側壁109B。可蝕刻暴露在溝槽底部之基板102的頂表面以移除任何原生氧化物。
接下來，使用ALD或CVD程序來保角式沈積聲子解耦層104B，隨後進行高k閘極介電層104A之保角ALD或CVD沈積。到溝槽之中的這兩層之ALD/CVD沈積造成聲子解耦層104B及高k閘極介電層104A被沈積到側壁109A及109B兩者，還有基板102頂部的溝槽之底部上，造成如第3圖中所示之「U」形的閘極介電堆疊。如所示，在基板102之頂表面上，還有第一及第二側壁109A及109B上，保角地形成U形聲子解耦層104B。此外，在U形聲子解耦層104B保角地形成U形高k閘極介電層104A
。
在沈積聲子解耦層104B及高k閘極介電層104A之後，沈積金屬閘極電極106到溝槽中在高k閘極介電層104A的頂部。金屬閘極電極106由一或多層所構成，比如工作函數金屬層106A及填充金屬層106B。這也顯示在第3圖中。也可使用平面化程序來移除位在ILD層頂部的多餘金屬。
第4A圖繪示其中可在非平面電晶體本體上形成由聲子解耦層104B及高k閘極介電層104A構成之閘極介電堆疊104的本發明之另一實作。非平面電晶體，在此情況中三閘極電晶體400，包括形成在基板(未圖示)上之半導體本體402。半導體本體402具有至少三個表面，頂表面402A及兩個側壁表面402B及402C。在半導體本體402的頂表面402A上及在兩個側壁402B/C旁形成聲子解耦層104B。在聲子解耦層104B上形成高k閘極介電層104A。因此在在半導體本體402的頂表面402A上方及在兩個側壁402B/C旁形成高k閘極介電層104A，且其僅藉由聲子解耦層104B自半導體本體402隔開。
在高k閘極介電層104A上形成閘極電極106。可以金屬或多晶矽形成閘極電極106。由於在半導體本體402的頂表面上方及在兩個側壁旁形成閘極電極106，形成三個閘極。第一閘極係形成在頂表面402A附近；第二閘極係形成在側壁表面402B附近；且第三閘極係形成在側壁表面402C附近。在另一實作中，聲子解耦層104B可形成
整個閘極介電層，如第4B圖中所示。
可在半導體本體中在閘極電極之相對側上形成源極區域(未圖示)和汲極區域(未圖示)，如此技術中所熟知。此外，可在閘極電極之相對側上形成一對間隔體(未圖示)，其與半導體本體實質上垂直延伸。
在本發明之又另一實作中，可在於非平面電晶體400上進行的取代金屬閘極程序期間形成閘極介電堆疊104。在這種程序中，將在形成於半導體本體402上的間隔體108之側壁上還有在半導體本體402的頂表面和側壁表面上沈積閘極介電堆疊104。第5A及5B圖繪示藉由取代金屬閘極程序所形成之電晶體400的兩個剖面圖。第5A圖為沿著第4B圖中所示之平面A-A’(其為沿著半導體本體402的長度)所取得之剖面。第5B圖為沿著第4B圖中所示之平面B-B’(其為沿著閘極電極106的長度)所取得之剖面。
第5A圖，其為沿著半導體本體402的長度所取得之剖面，顯示間隔體108。如所示，沿著間隔體108之側壁還有在半導體本體402之頂表面402A上沈積聲子解耦層104B。第5B圖，其為沿著閘極電極106的長度所取得之剖面，顯示聲子解耦層104B、高k閘極介電層104A、及閘極電極106，全部都形成在半導體本體402的三個分別的表面(亦即表面402A、402B、及402C)旁。此組態形成三個分別的閘極，藉此形成三閘極電晶體400。
因此，上述實作提供一種閘極介電堆疊，其由高k閘
極介電層及可減少通道區域的場與高k介電層中的聲子之間的耦合之聲子解耦層所構成。聲子解耦層亦可在基板與高k閘極介電層之間產生穩定的界面，可免除二氧化矽界面層之存在，並增加電晶體堆疊之有效介電常數。
上述本發明之例示實作的說明，包括發明摘要中所述者，並非意圖為窮舉性或限制本發明於所揭露之精確形成。雖然為了說明而在本文中敘述了本發明的具體實作及範例，可以有在本發明之範疇內為熟悉相關技術者可認知之各種等效修改。
可在閱讀上述詳細說明而對本發明做出這些修改。在下列申請專利範圍中使用的術語不應詮釋成限制本發明於在說明書及申請專利範圍中所揭露的具體實作。更確切地，本發明的範疇將全由下列申請專利範圍所定，其應根據申請專利範圍解讀的既定教義加以詮釋。
100‧‧‧電晶體
102‧‧‧半導體基板
104‧‧‧閘極介電堆疊
104A‧‧‧高k閘極介電層
104B‧‧‧聲子解耦層
106‧‧‧閘極電極
106A‧‧‧工作函數金屬層
106B‧‧‧填充金屬層
108‧‧‧間隔體
108A‧‧‧第一間隔體
108B‧‧‧第二間隔體
109A‧‧‧第一側壁
109B‧‧‧第二側壁
110‧‧‧源極和汲極區域
110A‧‧‧末梢區域
112‧‧‧通道區域
114‧‧‧ILD層
400‧‧‧電晶體
402‧‧‧半導體本體
402A‧‧‧頂表面
402B‧‧‧側壁表面
402C‧‧‧側壁表面
第1A及1B圖繪示其中形成界面層的傳統閘極介電層及閘極電極層。
第2A及2B圖繪示其中聲子解耦層係包括在電晶體的閘極介電堆疊中之本發明的實作。
第3圖繪示其中聲子解耦層係用於取代金屬閘極程序中之本發明的一實作。
第4A及4B圖繪示用於非平面電晶體之閘極介電堆疊中之聲子解耦層。
第5A及5B圖為包括聲子解耦層之非平面電晶體的剖面圖。
100‧‧‧電晶體
102‧‧‧半導體基板
104‧‧‧閘極介電堆疊
104A‧‧‧高k閘極介電層
104B‧‧‧聲子解耦層
106‧‧‧閘極電極
108‧‧‧間隔體
110‧‧‧源極和汲極區域
110A‧‧‧末梢區域
112‧‧‧通道區域
114‧‧‧ILD層
Claims (19)
- 一種使用交替閘極介電材料以增進電晶體通道移動率之設備，包含：基板；直接配置在該基板上的聲子解耦層，該聲子解耦層包含一材料，其缺少氧來源，具有落在5.4及9.1之間的介電常數，具有相比塊矽顯著減少的低於15THz之聲子密度狀態，並具有在4eV以上的電子帶隙；形成在該聲子解耦層上的第二閘極介電層；形成在該第二閘極介電層上的閘極電極；形成在該閘極電極的相對側上的一對間隔體；形成在該基板中在該聲子解耦層下方的源極區域；及形成在該基板中在該聲子解耦層下方的汲極區域，其中該源極區域與該汲極區域是在該閘極電極之相對側上。
- 如申請專利範圍第1項所述之設備，其中該基板選自由矽、鍺、矽鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銻化鎵、石墨烯、碳奈米管、及非晶碳所組成之群組。
- 如申請專利範圍第1項所述之設備，其中該聲子解耦層包含氮化硼。
- 如申請專利範圍第1項所述之設備，其中該聲子解耦層包含金剛石。
- 如申請專利範圍第1項所述之設備，其中該第二閘極介電層選自由氧化鉿、鉿矽氧化物、氧化鑭、鑭鋁氧 化物、氧化鋯、鋯矽氧化物、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物、及鉛鋅鈮酸鹽所組成之群組。
- 如申請專利範圍第1項所述之設備，其中該閘極電極包含工作函數金屬及填充金屬。
- 一種使用交替閘極介電材料以增進電晶體通道移動率之設備，包含：基板；形成在該基板上的第一間隔體和第二間隔體，該第一間隔體具有第一側壁且第二間隔體具有第二側壁；保角式形成在該基板的上表面上還有在該第一和第二側壁上之U形聲子解耦層，其中該U形聲子解耦層包含一材料，其缺少氧來源，具有落在5.4及9.1之間的介電常數，具有相比塊矽顯著減少的低於15THz之聲子密度狀態，並具有在4eV以上的電子帶隙；保角式形成在該U形聲子解耦層上的U形高k閘極介電層；形成在該U形高k閘極介電層上的閘極電極；形成在該基板中在該第一間隔體下方的源極區域；及形成在該基板中在該第二間隔體下方的汲極區域。
- 如申請專利範圍第7項所述之設備，其中該U形聲子解耦層包含氮化硼。
- 如申請專利範圍第7項所述之設備，其中該U形聲子解耦層包含金剛石。
- 如申請專利範圍第7項所述之設備，其中該第二閘極介電質選自由氧化鉿、鉿矽氧化物、氧化鑭、鑭鋁氧化物、氧化鋯、鋯矽氧化物、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物、及鉛鋅鈮酸鹽所組成之群組。
- 如申請專利範圍第7項所述之設備，其中該基板選自由矽、鍺、矽鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銻化鎵、石墨烯、碳奈米管、及非晶碳所組成之群組。
- 一種使用交替閘極介電材料以增進電晶體通道移動率之設備，包含：具有上表面、第一側壁表面、及第二側壁表面的半導體本體；直接配置在該半導體本體上的聲子解耦層，其中該聲子解耦層的第一部分直接配置在該半導體本體的該上表面上，該聲子解耦層的第二部分直接配置在該半導體本體的該第一側壁表面旁，及該聲子解耦層的第三部分直接配置在該半導體本體的該第二側壁表面旁；形成在該聲子解耦層上的高k閘極介電層，其中該高k閘極介電層的第一部分形成在該聲子解耦層的該第一部分上，該高k閘極介電層的第二部分形成在該聲子解耦層的該第二部分旁，及該高k閘極介電層的第三部分形成在該聲子解耦層的該第三部分旁；及形成在該高k閘極介電層上的閘極電極，其中該閘極 電極的第一部分形成在該高k閘極介電層的該第一部分上而形成第一閘極，該閘極電極的第二部分形成在該高k閘極介電層的該第二部分旁而形成第二閘極，及該閘極電極的第三部分形成在該高k閘極介電層的該第三部分旁而形成第三閘極。
- 如申請專利範圍第12項所述之設備，其中該半導體本體進一步包含形成在該閘極電極的相對側上的源極區域及汲極區域。
- 如申請專利範圍第12項所述之設備，其中該聲子解耦層包含氮化硼。
- 如申請專利範圍第12項所述之設備，其中該聲子解耦層包含金剛石。
- 如申請專利範圍第12項所述之設備，其中該聲子解耦層包含缺少氧來源並具有在5.4及9.1之間的介電常數之材料。
- 如申請專利範圍第12項所述之設備，其中該高k閘極介電質包含選自由氧化鉿、鉿矽氧化物、氧化鑭、鑭鋁氧化物、氧化鋯、鋯矽氧化物、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物、及鉛鋅鈮酸鹽所組成之群組的材料。
- 如申請專利範圍第12項所述之設備，其中該閘極電極包含選自由鉿、鋯、鈦、鉭、鋁、碳化鈦、碳化鋯、碳化鉭、碳化鉿、碳化鋁、釕、鈀、鉑、鈷、鎳、及氧化釕所組成之群組的材料。
- 如申請專利範圍第12項所述之設備，其中該閘極電極包含工作函數金屬及填充金屬。
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