TWI467743B - 具有可調式保持電壓之矽控整流器 - Google Patents

具有可調式保持電壓之矽控整流器 Download PDF

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Che Hao Chuang
Ryan Hsin Chin Jiang
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Description

具有可調式保持電壓之矽控整流器
本發明係有關一種矽控整流器(SCR)，特別是關於一種具有可調式保持電壓之矽控整流器。
隨著積體電路中的電晶體尺寸愈來愈小，靜電放電(ESD)所造成的元件損傷變成一個很嚴重的問題。由寄生PNP與NPN雙載子接面電晶體構成的矽控整流器(SCR)，為常用的靜電放電保護元件。和其他靜電放電保護元件相比(如二極體、金氧半場效電晶體、雙載子接面電晶體或場氧化元件)，矽控整流器由於具有較低的保持電壓(～1伏特)，可以在較小的佈局面積內，承受較大的靜電放電能量。然而，因為矽控整流器之保持電壓(holding voltage)通常比電路的正常操作電壓還小，所以矽控整流器容易在正常電路運作下，產生閂鎖(latch up)現象。當電路在正常操作條件下，矽控整流器可能會在無預警的狀況下被觸發。此閂鎖現象常會導致積體電路無法運作或損壞。
在專利案號5959820之美國專利中，揭露矽控整流器之保持電壓僅有約1伏特，此小於電路所使用電源供應電壓。所以容易在正常電路操作條件下，發生閂鎖現象。為了解決閂鎖現象，矽控整流器之保持電壓應該被提升到高於電源供應電壓，如第1圖所示。在專利案號20040100745與6433368之美國專利中，必須有額外電路來控制矽控整流器，以提升保持電壓。在專利案號5959820之美國專利中，使用數個矽控整流器堆疊，以提升保持電壓。然而，此種設計較為複雜，且保持電壓可以被調整的幅度也較小。
因此，本發明係在針對上述之困擾，提出一種具有可調式保持電壓之矽控整流器，以解決習知所產生的問題。
本發明之主要目的，在於提供一種具有可調式保持電壓之矽控整流器，其係改變深溝渠隔離結構之數量，與介於深溝渠隔離結構與重摻雜半導體層之間的間隔距離，來調整保持電壓，以避免閂鎖現象的發生，藉此設計，可大幅度調整保持電壓。
為達上述目的，本發明提供一種具有可調式保持電壓之矽控整流器，包含一重摻雜半導體層，其上設有一磊晶層。磊晶層中設有一第一N型井區，且其中設有一第一P型重摻雜區，磊晶層中更設有一第一P型井區。當第一P型井區由一第二N型井區替代時，一P型摻雜區位於第一N型井區與第二N型井區之間。此外，一第一N型重摻雜區係設於第二N型井區或第一P型井區中。磊晶層中還設有至少一深溝渠隔離結構，其係位於第一P型重摻雜區與第一N型重摻雜區之間，且介於深溝渠隔離結構與重摻雜半導體層之間的間隔距離係大於零。
茲為使　貴審查委員對本發明之結構特徵及所達成之功效更有進一步之瞭解與認識，謹佐以較佳之實施例圖及配合詳細之說明，說明如後：
請參閱第2圖，本發明之第一實施例包含一重摻雜半導體基板10，其係作為一重摻雜半導體層，此重摻雜半導體基板10為N型重摻雜半導體基板或P型重摻雜半導體基板。重摻雜半導體基板10上設有一磊晶層12。一第一N型井區14設於磊晶層12中，一第一P型重摻雜區16設於第一N型井區14中，第一N型井區14係以N型輕摻雜井區為例。一第一P型井區18設於磊晶層12中，一第一N型重摻雜區20設於第一P型井區18中，第一P型井區18係以P型輕摻雜井區為例。此外，一第二N型重摻雜區22設於第一N型井區14中，第一P型重摻雜區16與第二N型重摻雜區22皆連接一第一接腳(pin)。一第二P型重摻雜區24設於第一P型井區18中，第一N型重摻雜區20與第二P型重摻雜區24皆連接一第二接腳。至少一深溝渠隔離結構26設於磊晶層12中，深溝渠隔離結構26位於第一P型重摻雜區16與第一N型重摻雜區20之間。介於深溝渠隔離結構26與重摻雜半導體基板10之間，有一間隔距離S1需大於零。
當第一N型重摻雜區20接地，且第一P型重摻雜區16接收一正靜電放電脈衝時，一靜電放電(ESD)電流依序流經第一P型重摻雜區16、第一N型井區14、第一P型井區18與第一N型重摻雜區20。深溝渠隔離結構26可以降低矽控整流器(SCR)之寄生PNP與NPN之雙載子接面電晶體的電流增益，以提高保持電壓(holding voltage)。因此，深溝渠隔離結構26之數量愈多，保持電壓就愈高。此外，減少間隔距離S1亦可以降低矽控整流器之寄生PNP與NPN之雙載子接面電晶體的電流增益，以提高保持電壓。因此，間隔距離S1愈短，保持電壓就愈高。如第3圖所示，在增加深溝渠隔離結構26之數量，或減少間隔距離S1後，第一實施例的原保持電壓VH1 被調整到大於電源供應電壓VDD 之VH2 。換言之，第一實施例具有簡單之設計，以大幅度調整保持電壓，進而避免閂鎖現象。
請參閱第4圖，本發明之第二實施例包含一輕摻雜半導體基板28，如N型輕摻雜基板或P型輕摻雜基板。輕摻雜半導體基板28上設有一磊晶層30。作為一重摻雜半導體層之一重摻雜埋層32，如N型重摻雜埋層或P型重摻雜埋層，係設於磊晶層30與輕摻雜半導體基板28中，使部份磊晶層30位於重摻雜埋層32上。又，一第一N型井區34設於磊晶層30中，一第一P型重摻雜區36設於第一N型井區34中，第一N型井區34係以N型輕摻雜井區為例。一第一P型井區38設於磊晶層30中，且一第一N型重摻雜區40設於第一P型井區38中，第一P型井區38係以P型輕摻雜井區為例。第一N型井區34與第一P型井區38位於重摻雜埋層32上方。此外，一第二N型重摻雜區42設於第一N型井區34中，且第一P型重摻雜區36與第二N型重摻雜區42皆連接一第一接腳。一第二P型重摻雜區44設於第一P型井區38中，且第一N型重摻雜區40與第二P型重摻雜區44皆連接一第二接腳。至少一深溝渠隔離結構46設於磊晶層30中，深溝渠隔離結構46位於第一P型重摻雜區36與第一N型重摻雜區40之間。介於深溝渠隔離結構46與重摻雜埋層32之間，有一間隔距離S2必須大於零。
當第一N型重摻雜區40接地，且第一P型重摻雜區36接收一正靜電放電脈衝時，一靜電放電電流依序流經第一P型重摻雜區36、第一N型井區34、第一P型井區38與第一N型重摻雜區40。深溝渠隔離結構46可以降低矽控整流器之寄生PNP與NPN之雙載子接面電晶體的電流增益，以提高保持電壓。因此，深溝渠隔離結構46之數量愈多，保持電壓就愈高。此外，減少間隔距離S2亦可以降低矽控整流器之寄生PNP與NPN之雙載子接面電晶體的電流增益，以提高保持電壓。因此，間隔距離S2愈短，保持電壓就愈高。如第3圖所示，在增加深溝渠隔離結構46之數量，或減少間隔距離S2後，第二實施例的原保持電壓VH1 被調整到大於電源供應電壓VDD 之VH2 。換言之，第二實施例具有簡單之設計，以大幅度調整保持電壓，進而避免閂鎖現象。
以下介紹雙向矽控整流器。
請參閱第5圖，本發明之第三實施例包含一重摻雜半導體基板48，其係作為一重摻雜半導體層，此重摻雜半導體基板48為N型重摻雜半導體基板或P型重摻雜半導體基板。重摻雜半導體基板48上設有一磊晶層50。一第一N型井區52設於磊晶層50中，一第一P型重摻雜區54設於第一N型井區52中，第一N型井區52係以N型輕摻雜井區為例。一第二N型井區56設於磊晶層50中，一第一N型重摻雜區58設於第二N型井區56中，第二N型井區56係以N型輕摻雜井區為例。此外，一第二N型重摻雜區60設於第一N型井區52中，第一P型重摻雜區54與第二N型重摻雜區60皆連接一第一接腳。一第二P型重摻雜區62設於第二N型井區56中，第一N型重摻雜區58與第二P型重摻雜區62皆連接一第二接腳。
至少一深溝渠隔離結構66設於磊晶層50中，深溝渠隔離結構66不但位於第一P型重摻雜區54與第一N型重摻雜區58之間，更位於第二N型重摻雜區60與第二P型重摻雜區62之間。介於深溝渠隔離結構66與重摻雜半導體基板48之間，有一間隔距離S3需大於零。為了形成矽控整流器之結構，將一P型摻雜區68設於第一N型井區52與第二N型井區56之間。在第三實施例中，P型摻雜區68係以P型輕摻雜區為例。此外，P型摻雜區68可以設於磊晶層50中的一第二P型井區來實現。或者，當磊晶層50為P型磊晶層時，部份P型磊晶層亦可作為P型摻雜區68。
當第一N型重摻雜區58接地，且第一P型重摻雜區54接收一正靜電放電脈衝時，一靜電放電電流依序流經第一P型重摻雜區54、第一N型井區52、P型摻雜區68、第二N型井區56與第一N型重摻雜區58。當第二N型重摻雜區60接地，且第二P型重摻雜區62接收一正靜電放電脈衝時，一靜電放電電流依序流經第二P型重摻雜區62、第二N型井區56、P型摻雜區68、第一N型井區52與第二N型重摻雜區60。深溝渠隔離結構66可以降低矽控整流器之寄生PNP與NPN之雙載子接面電晶體的電流增益，以提高保持電壓。因此，深溝渠隔離結構66之數量愈多，保持電壓就愈高。此外，減少間隔距離S3亦可以降低矽控整流器之寄生PNP與NPN之雙載子接面電晶體的電流增益，以提高保持電壓。因此，間隔距離S3愈短，保持電壓就愈高。如第3圖所示，在增加深溝渠隔離結構66之數量，或減少間隔距離S3後，第三實施例的原保持電壓VH1 被調整到大於電源供應電壓VDD 之VH2 。換言之，第三實施例具有簡單之設計，以大幅度調整保持電壓，進而避免閂鎖現象。
請參閱第6圖，本發明之第四實施例包含一輕摻雜半導體基板70，如N型輕摻雜基板或P型輕摻雜基板。輕摻雜半導體基板70上設有一磊晶層72。作為一重摻雜半導體層之一重摻雜埋層74，如N型重摻雜埋層或P型重摻雜埋層，係設於磊晶層72與輕摻雜半導體基板70中，使部份磊晶層72位於重摻雜埋層74上。又，一第一N型井區76設於磊晶層72中，一第一P型重摻雜區78設於第一N型井區76中，第一N型井區76係以N型輕摻雜井區為例。一第二N型井區80設於磊晶層72中，且一第一N型重摻雜區82設於第二N型井區80中，第二N型井區80係以N型輕摻雜井區為例。第一N型井區76與第二N型井區80位於重摻雜埋層74上方。此外，一第二N型重摻雜區84設於第一N型井區76中，且第一P型重摻雜區78與第二N型重摻雜區84皆連接一第一接腳。一第二P型重摻雜區86設於第二N型井區80中，且第一N型重摻雜區82與第二P型重摻雜區86皆連接一第二接腳。
至少一深溝渠隔離結構88設於磊晶層72中，深溝渠隔離結構88不但位於第一P型重摻雜區78與第一N型重摻雜區82之間，更位於第二N型重摻雜區84與第二P型重摻雜區86之間。介於深溝渠隔離結構88與重摻雜埋層74之間，有一間隔距離S4需大於零。為了形成矽控整流器之結構，將一P型摻雜區90設於第一N型井區76與第二N型井區80之間。在第四實施例中，P型摻雜區90係以P型輕摻雜區為例。此外，P型摻雜區90可以設於磊晶層50中的一第二P型井區來實現。或者，當磊晶層72為P型磊晶層時，部份P型磊晶層亦可作為P型摻雜區90。
當第一N型重摻雜區82接地，且第一P型重摻雜區78接收一正靜電放電脈衝時，一靜電放電電流依序流經第一P型重摻雜區78、第一N型井區76、P型摻雜區90、第二N型井區80與第一N型重摻雜區82。當第二N型重摻雜區84接地，且第二P型重摻雜區86接收一正靜電放電脈衝時，一靜電放電電流依序流經第二P型重摻雜區86、第二N型井區80、P型摻雜區90、第一N型井區76與第二N型重摻雜區84。深溝渠隔離結構88可以降低矽控整流器之寄生PNP與NPN之雙載子接面電晶體的電流增益，以提高保持電壓。因此，深溝渠隔離結構88之數量愈多，保持電壓就愈高。此外，減少間隔距離S4亦可以降低矽控整流器之寄生PNP與NPN之雙載子接面電晶體的電流增益，以提高保持電壓。因此，間隔距離S4愈短，保持電壓就愈高。如第3圖所示，在增加深溝渠隔離結構88之數量，或減少間隔距離S4後，第四實施例的原保持電壓VH1 被調整到大於電源供應電壓VDD 之VH2 。換言之，第四實施例具有簡單之設計，以大幅度調整保持電壓，進而避免閂鎖現象。
綜上所述，本發明可以調整深溝渠隔離結構之數量或深度，以避免閂鎖效應之發生。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
10．．．重摻雜半導體基板
12．．．磊晶層
14．．．第一N型井區
16．．．第一P型重摻雜區
18．．．第一P型井區
20．．．第一N型重摻雜區
22．．．第二N型重摻雜區
24．．．第二P型重摻雜區
26．．．深溝渠隔離結構
28．．．輕摻雜半導體基板
30．．．磊晶層
32．．．重摻雜埋層
34．．．第一N型井區
36．．．第一P型重摻雜區
38．．．第一P型井區
40．．．第一N型重摻雜區
42．．．第二N型重摻雜區
44．．．第二P型重摻雜區
46．．．深溝渠隔離結構
48．．．重摻雜半導體基板
50．．．磊晶層
52．．．第一N型井區
54．．．第一P型重摻雜區
56．．．第二N型井區
58．．．第一N型重摻雜區
60．．．第二N型重摻雜區
62．．．第二P型重摻雜區
66．．．深溝渠隔離結構
68．．．P型摻雜區
70．．．輕摻雜半導體基板
72．．．磊晶層
74．．．重摻雜埋層
76．．．第一N型井區
78．．．第一P型重摻雜區
80．．．第二N型井區
82．．．第一N型重摻雜區
84．．．第二N型重摻雜區
86．．．第二P型重摻雜區
88．．．深溝渠隔離結構
90．．．P型摻雜區
第1圖為先前技術之矽控整流器之電流對電壓特徵曲線圖。
第2圖為本發明之第一實施例之結構剖視圖。
第3圖為本發明之矽控整流器之電流對電壓特徵曲線圖。
第4圖為本發明之第二實施例之結構剖視圖。
第5圖為本發明之第三實施例之結構剖視圖。
第6圖為本發明之第四實施例之結構剖視圖。
10．．．重摻雜半導體基板
12．．．磊晶層
14．．．第一N型井區
16．．．第一P型重摻雜區
18．．．第一P型井區
20．．．第一N型重摻雜區
22．．．第二N型重摻雜區
24．．．第二P型重摻雜區

Claims (12)

  1. 一種具有可調式保持電壓之矽控整流器，包括：一重摻雜半導體層；一磊晶層，其係設於該重摻雜半導體層上；一第一N型井區，其係設於該磊晶層中；一第一P型重摻雜區，其係設於該第一N型井區中；一第二N型井區，其係設於該磊晶層中，一P型摻雜區位於該第一N型井區與該第二N型井區之間；一第一N型重摻雜區，其係設於該第二N型井區中；以及至少一深溝渠隔離結構，設於該磊晶層中，並位於該第一P型重摻雜區與該第一N型重摻雜區之間，且介於該深溝渠隔離結構與該重摻雜半導體層之間的間隔距離係大於零。
  2. 如請求項1所述之具有可調式保持電壓之矽控整流器，其中該重摻雜半導體層為重摻雜半導體基板。
  3. 如請求項2所述之具有可調式保持電壓之矽控整流器，其中該重摻雜半導體基板為N型重摻雜半導體基板或P型重摻雜半導體基板。
  4. 如請求項1所述之具有可調式保持電壓之矽控整流器，更包含一輕摻雜半導體基板，作為該重摻雜半導體層之一重摻雜埋層設於該磊晶層與該輕摻雜半導體基板中，使部份之該磊晶層設於該重摻雜埋層上。
  5. 如請求項4所述之具有可調式保持電壓之矽控整流器，其中該輕摻雜半導體基板為N型輕摻雜半導體基板或P型輕摻雜半導體基板，且該重摻雜埋層為N型重摻雜埋層或P型重摻雜埋層。
  6. 如請求項1所述之具有可調式保持電壓之矽控整流器，其中該P型摻雜區為P型輕摻雜區，且該第一N型井區與該第二N型井區皆為N型輕摻雜井區。
  7. 如請求項1所述之具有可調式保持電壓之矽控整流器，更包含：一第二N型重摻雜區，其係設於該第一N型井區中；以及一第二P型重摻雜區，其係設於該第二N型井區中，該深溝渠隔離結構更位於該第二N型重摻雜區與該第二P型重摻雜區之間。
  8. 如請求項7所述之具有可調式保持電壓之矽控整流器，其中該第一P型重摻雜區與該第二N型重摻雜區皆連接一第一接腳(pin)，該第一N型重摻雜區與該第二P型重摻雜區皆連接一第二接腳。
  9. 如請求項7所述之具有可調式保持電壓之矽控整流器，其中該第二N型井區設於該磊晶層中，該第二N型重摻雜區接地，且該第二P型重摻雜區接收一正靜電放電(ESD)脈衝時，一靜電放電電流依序流經該第二P型重摻雜區、該第二N型井區、該P型摻雜區、該第一N型井區與該第二N型重摻雜區。
  10. 如請求項1所述之具有可調式保持電壓之矽控整流器，其中該磊晶層為P型磊晶層時，部份該P型磊晶層係作為該P型摻雜區。
  11. 如請求項1所述之具有可調式保持電壓之矽控整流器，其中該P型摻雜區為一第二P型井區，其係位於該磊晶層中。
  12. 如請求項1所述之具有可調式保持電壓之矽控整流器，其中該第二N型井區設於該磊晶層中，該第一N型重摻雜區接地，且該第一P型重摻雜區接收一正靜電放電脈衝時，一靜電放電電流依序流經該第一P型重摻 雜區、該第一N型井區、該P型摻雜區、該第二N型井區與該第一N型重摻雜區。
TW101104345A 2011-12-20 2012-02-10 具有可調式保持電壓之矽控整流器 TWI467743B (zh)

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