TWI463644B - Ｃｍｏｓ影像感測器及其製法、及抑制ｃｍｏｓ影像感測器之暗電流及訊號干擾之方法 - Google Patents

Description

CMOS影像感測器及其製法、及抑制CMOS影像感測器之暗 電流及訊號干擾之方法

本發明有關一種CMOS影像感測器(complementary metal－oxide－semiconductor image sensor，CMOS image sensor，或稱CIS)結構，特別是有關一種可抑制CMOS影像感測器之暗電流(dark leakage)及避免跨越干擾(crosstalk)的CMOS影像感測器、其製法、及該抑制的方法。

CMOS影像感測器目前已被大量應用於數位電子商品中。例如線型CMOS電晶體影像感測器以掃描器等產品為主，面型CMOS電晶體影像感測器則以數位相機等產品為主。由於CMOS電晶體影像感測器可利用CMOS電晶體標準製程製作，又可利用現有半導體設備和技術，故生產量持續增加中。

請參閱第1圖，其顯示一習知之CMOS電晶體(CMOS)影像感測器(image sensor)結構之示意圖。如第1圖所示，半導體基底10為重摻雜濃度的P型基底(P^＋ substrate)，輕摻雜濃度的P型井(P^－ well)12形成於半導體基底10中，複數個感光二極體14形成於P型井12中，淺溝隔離(shallow trench isolation，STI)16與P型井12一起係用來作為任兩相鄰之感光二極體14之間的隔離結構，以避免感光二極體14因和其他元件相接觸而發生短路。感光二極體14表面覆蓋有SiN/SiON複合層做為抗反射塗層 (anti－reflection coating，ARC)18，以獲得更好的響應(response)。

然而，ARC層及/或STI的設置往往導致下方基板的矽受到應力影響，而增加接合漏電(junction leakage)的風險。又，在裝置尺寸小型化的發展下，感光二極體的間隔縮小，而為了增加感光二極體的容量，感光二極體的尺寸會往深度方面儘量加深，但是淺溝隔離的深度一般在3000至4000埃，較難及於所欲之感光二極體設置的深度，加上採用P型基板的設置，所以，易導致電荷壽命(charge lifetime)過長而遷移至鄰近像素(pixel)，產生訊號干擾(crosstalk)的現象。

因此，仍需要一種新穎的結構或方法以解決CMOS影像感測器裝置的接合漏電及訊號干擾的問題。

本發明之目的係提供一種CMOS影像感測器及其製法，其可抑制暗電流(dark leakage)及避免訊號干擾。因此，於另一方面，亦提供一種抑制CMOS影像感測器之暗電流及避免訊號干擾的方法。

於本發明之一方面，依據本發明之CMOS影像感測器結構，包括一基材、複數個感光單元結構位於基材中、複數個隔離結構分別位於各感光單元結構與感光單元結構之間的基材中、及一缺 陷區位於各隔離結構下方的基材中、缺陷區包括複數個晶格缺陷分佈於基材中。

於本發明之另一方面，依據本發明之製造CMOS影像感測器結構之方法，包括提供一基材、形成複數個感光單元結構於基材中、形成一介電層覆蓋此等感光單元結構、於各感光單元結構與感光單元結構之間的基材中形成複數個隔離結構、及進行一植入製程，而於此等隔離結構下方的基材中植入植入物並形成包括複數個晶格缺陷於基材中的缺陷區，並且不針對植入製程進行晶格缺陷修復步驟。

於本發明之又另一方面，依據本發明之抑制CMOS影像感測器之暗電流及訊號干擾之方法，包括下列步驟。首先，提供一CMOS影像感測器之中間製品結構，其包括一基材、複數個感光單元結構於基材中、及複數個隔離結構設置於各感光單元結構與感光單元結構之間的基材中。然後，進行一植入製程，俾於基材中形成複數個晶格缺陷，並且不針對植入製程進行晶格缺陷修復步驟。

於本發明中，於隔離結構下方的基材(其或可包括例如磊晶層)，中植入一植入物，俾形成缺陷/陷阱中心(defects/trap centers)，並且在植入植入物之後不進行晶格缺陷修復(例如回火)步驟，如此可在隔離結構下方的基材的晶格中保持此等缺陷/陷 阱中心，並同時可緩和(relax)抗反射塗層等或隔離結構形成時所致的應力，以減少暗電流，此等陷阱中心可增快電荷重組速度(charge recombination rate)，以避免訊號干擾。

第2圖顯示依據本發明製得之CMOS影像感測器結構之一具體實施例之截面示意圖。CMOS影像感測器結構包括一基材，其包括一半導體基底20及一磊晶層22位於半導體基底20上，複數個感光單元結構24位於磊晶層22中，各感光單元結構24與感光單元結構24之間的磊晶層22中有隔離結構，植入物30位於隔離結構處及其下方的磊晶層22中，植入物30所在的區域有晶格缺陷分佈，而成為本文所稱之「缺陷區」。CMOS影像感測器結構可進一步包括一介電層28覆蓋在感光單元結構24上方。

基材可為半導體基底，其可為P型或N型半導體基底，或是覆晶矽半導體基底(silicon－on－insulator，SOI)。或是進一步於半導體體基底上形成一磊晶層。於第2圖中，基材包括半導體基底20，例如是重摻雜濃度的P型半導體基底，於半導體基底20上設置磊晶層22，其可為半導體磊晶層，例如矽磊晶層，其進一步具有P型或N型摻質，於此具體實施例中為輕摻雜濃度的P型摻質。感光單元結構24可為習知之感光二極體結構。介電層28可為一金屬矽化阻擋層(salicide block，或稱self－aligned block，SAB)以在金屬矽化製程中保護不欲金屬矽化的部分、一抗反射塗層以增加光線進入感光單元結構的量、或一層間介電層(ILD層)以提供對感光單元結構保護的功能，或者三者都配置。感光單元結構之各單元之間以隔離結構互相電性隔離，隔離結構可為一般習知的淺溝渠隔離、或是摻雜反態摻質的擴散式隔離結構，即，井隔離結構。

第3至5圖顯示依據本發明之製造CMOS影像感測器結構之方法之一具體實施例之截面示意圖。首先，如第3圖所示，提供一基材，例如一半導體基底20，例如是重摻雜濃度的P型半導體基底。接著，進行磊晶製程以於半導體基底20上形成一磊晶層22，進一步對其予以摻雜，例如輕濃度的P型摻質。

接著，如第4圖所示，進行感光單元結構24的製造，例如對磊晶層22進行一N型摻質的摻雜製程，形成感光單元結構。然後製造隔離結構。其中一種製造隔離結構的方式為例如第4圖所示，即，於隔離區進行隔離結構用的摻雜製程，摻質32是與感光單元結構(例如N型)互為反態的摻質，例如P型摻質，如此製成井隔離結構。

接著，如第5圖所示，可先進行介電層28的製作，或是先進行植入物30的植入製程。例如，在先進行介電層28的製作的情形，係於感光單元結構24與隔離結構表面上形成一介電層 28，例如SAB層、抗反射塗層、或ILD層，之後，再使用圖案化的光阻層做為遮罩遮蔽感光單元結構24，以進行植入製程。

在先進行植入物30的植入製程的情形，則可使用圖案化的光阻層做為遮罩以遮蔽感光單元結構24，然後進行植入製程，再於感光單元結構24與隔離結構表面上形成例如SAB層、抗反射塗層、或ILD層。先進行植入製程時所使用的光阻層厚度(例如5000埃)會較後進行植入製程時所使用的光阻層厚度(例如3000埃)為厚，此係因為後進行植入製程時，尚可利用已形成的介電層做為遮罩的一部分。

可使植入的植入物30的分佈如第5圖所示，分佈於隔離結構處與隔離結構下方的磊晶層22中，可深達磊晶層22的底部，即半導體基底20的原始表面。於本發明之特徵之一，主要是欲使植入製程的植入深度至少到達隔離結構的底部，如此可在隔離結構的底部附近的磊晶層中形成缺陷/陷阱中心。舉例來說，可將植入深度設定在磊晶層的中部深度附近及下部深度附近，經過此二次深度的植入，即可使植入物分佈於所欲的隔離結構處與隔離結構下方。植入物30與井隔離結構的摻質32可處於重疊的位置。植入物停留處及其附近一般是破壞性較強之處，而有缺陷/陷阱中心存在，成為缺陷區。

或是，可如第6圖所示，控制植入的深度，使植入物30大 部分僅分佈於隔離結構下方的磊晶層22中。

感光單元結構的隔離結構亦可為淺溝隔離，第7至8圖顯示此種情形的實施例。在如第3圖完成磊晶層22的製作後，進行感光單元結構24的製造，例如對磊晶層22進行一N型摻質的摻雜製程，然後製造隔離結構，例如第7圖所示，即，於隔離區進行淺溝隔離26的製作，並定義出經隔離的各感光單元結構24。

接著，如第8圖所示，可先進行介電層28的製作，或是先進行植入物30的植入製程。如上述，例如，在先進行介電層28的製作的情形，係於感光單元結構24與淺溝隔離26表面上形成一介電層28，然後使用遮罩進行植入物30的植入製程。在先進行植入物30的植入製程的情形，係使用遮罩進行植入物30的植入製程，然後於感光單元結構24與淺溝隔離26表面上形成一介電層28。

因為淺溝隔離26為氧化物，因此植入物30的植入物深度可設定於淺溝隔離26的底部至磊晶層22的底部之間。舉例來說，可將植入深度設定為二處，例如磊晶層的中部深度附近及下部深度附近，如此於淺溝隔離底部下方的磊晶層中會得到植入物及缺陷/陷阱中心的分佈。

依據本發明之上述具體實施例，又可提供一種抑制CMOS 影像感測器之暗電流及訊號干擾之方法，即，於一CMOS影像感測器之中間製品結構進行一植入製程，而於其隔離結構下方的基材中植入一植入物，但並不針對此植入製程進行晶格缺陷修復步驟。植入製程可在介電層形成前或形成後進行。需注意的是，本發明在進行植入製程後特意不進行回火步驟，以防止晶格缺陷修復而失去所欲的陷阱中心。一般，在進行用以製造N型感光單元結構與P型井隔離結構的摻雜製程之後，都會進行回火製程，以修復進行摻雜時導致的晶格缺陷。

本發明之一特徵為，於隔離結構下方的基材中植入植入物，其目的是藉由此植入的步驟，在隔離結構下方的基材中產生缺陷/陷阱中心，植入的深度必須至少達到隔離結構底部，以使缺陷/陷阱中心可分佈於隔離結構下方的基材中。一般，二個感光單元結構之間距可為0.5 μm，使得淺溝隔離結構的深度僅能達0.3 μm至0.4 μm之間。通常希望感光單元結構尺寸能夠更大而更深，所以可搭配使植入深度至少達到隔離結構底部的深度，並可使植入物繼續往深層分佈，例如深度達到較感光單元結構深的基材中，或是有磊晶層存在時，深度可達到磊晶層底部(例如，相當於半導體基底20的表面)為止，以提供更佳的功能。磊晶層的一般厚度為4 μm至7 μm。並無特別限制植入物的深度不能達到半導體基底20中，只是此時應已無更佳的功效。隔離結構位於植入物植入的路徑中，植入物亦可停留於其內。另外，需注意的是，植入處應避開P－N接合面。

本發明的植入製程意欲對隔離結構下方的基材提供一破壞性結果，可搭配適當的植入能量以獲得此效果，因此對於植入物的種類並無嚴格的限制。但是一般而言，植入物的質量越大，越易與磊晶原子(例如矽原子)產生撞擊，而使磊晶原子明顯位移，破壞性較強。屬於重離子者，N型的植入物有例如P及As離子，P型的植入物有例如In及Ar離子。但不排除輕離子(例如硼)或中性原子的使用。較佳選擇與感光單元結構反態的重離子，而與擴散式隔離結構傾向於同屬性，如此植入此種植入物時，除了可達到適當的破壞磊晶晶格的需求之外，尚可因植入物本身的電性性質而可更增強隔離功能。於植入製程中使用的植入物可包括一或多種植入物種類。

植入的劑量依感光單元與隔離結構的P－N接合面而定，較佳為1×10¹² ~5×10¹³ 原子/cm² ，但不限於此，植入的能量可依植入物種類、隔離結構、磊晶層材料、及植入的深度而定，較高的植入能量意謂可使植入物更深入磊晶層中。例如，使用硼(B)做為植入物時，可使用一百萬電子伏特(Mega KeV)左右的能量。一般，在製造摻雜井時，可能僅使用到300至400KeV的能量。使用P、As、In、或Ar時做為植入物時，可使用例如500~1500KeV的能量。

值得注意的是，可在例如SAB層、抗反射塗層、或ILD層等各層介電層形成之前或之後進行植入製程。若在其中一層形成 之後進行植入製程，可使基材因該層的形成所致的應力獲得疏解，如此也可以降低漏電流。可在其中一介電層形成之後，直接進行植入製程，但是因為需經過該層介電層，若其中含有氮化矽層，使用的植入能量須增加許多才可。另一種情形是，為了緩解介電層對下層基底施加的應力，有習知技術在介電層(例如層間介電層)形成後再進一步予以圖案化，將位於隔離區上方的介電層移除，以降低應力。則本發明中的植入製程可與此種介電層圖案化製程整合。即，本發明中的植入製程可使用介電層圖案化留下的光阻層及介電層本身做為感光單元結構區域的遮罩，其足以抵擋高能量植入，保護不需要植入的區域；再者，因為植入的區域已無介電層的設置，可降低植入能量。介電層可為例如襯氧化層－氮化矽/氮氧化矽(SiN/SiON)層(500埃)－氧化矽層(4500埃)的複合層，其中氮化矽/氮氧化矽層亦可做為感光單元結構的抗反射層，而其在邏輯區的結構上恰可做為蝕刻停止層。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧半導體基底

12‧‧‧P型井

14‧‧‧感光二極體

16‧‧‧淺溝隔離

18‧‧‧抗反射塗層

20‧‧‧半導體基底

22‧‧‧磊晶層

24‧‧‧感光單元結構

26‧‧‧淺溝隔離

28‧‧‧介電層

30‧‧‧植入物

32‧‧‧摻質

第1圖顯示一習知之CMOS電晶體影像感測器結構之截面示意圖。

第2圖顯示依據本發明之CMOS影像感測器結構之一具體實施例之截面示意圖。

第3至5圖顯示依據本發明之製造CMOS影像感測器結構之方法之一具體實施例之截面示意圖。

第6圖顯示依據本發明之製造CMOS影像感測器結構之方法之另一具體實施例之截面示意圖。

第7及8圖顯示依據本發明之製造CMOS影像感測器結構之方法之又另一具體實施例之截面示意圖。

20‧‧‧半導體基底

22‧‧‧磊晶層

24‧‧‧感光單元結構

26‧‧‧淺溝隔離

28‧‧‧介電層

30‧‧‧植入物

32‧‧‧摻質

Claims (20)

1. 一種CMOS影像感測器結構，包括：一基材；複數個感光單元結構位於該基材中；複數個隔離結構分別位於各感光單元結構與感光單元結構之間的該基材中；及一缺陷區位於各該隔離結構下方的該基材中，該缺陷區包括複數個晶格缺陷及複數個N型與P型以外的原子植入物分佈於該基材中。
2. 如申請專利範圍第1項之CMOS影像感測器結構，其中該基材包括一半導體基底及一磊晶層設置於該半導體基底上，該等感光單元結構及該等隔離結構係設置於該磊晶層中，及該缺陷區係自各該等隔離結構底部往下延伸至該磊晶層底部為止。
3. 如申請專利範圍第1項之CMOS影像感測器結構，其中該缺陷區自各該隔離結構下方延伸至較該感光單元結構深的該基材中。
4. 如申請專利範圍第1項之CMOS影像感測器結構，其中該等隔離結構包括淺溝渠隔離結構。
5. 如申請專利範圍第1項之CMOS影像感測器結構，其中該等 隔離結構包括井隔離結構。
6. 如申請專利範圍第1項之CMOS影像感測器結構，進一步包括一金屬矽化阻擋層覆蓋該等感光單元結構。
7. 如申請專利範圍第1項之CMOS影像感測器結構，進一步包括一抗反射塗層覆蓋該等感光單元結構。
8. 如申請專利範圍第1項之CMOS影像感測器結構，進一步包括一層間介電層覆蓋該等感光單元結構。
9. 一種製造CMOS影像感測器結構之方法，包括：提供一基材；形成複數個感光單元結構於該基材中；形成一介電層覆蓋該等感光單元結構；於各感光單元結構與感光單元結構之間的該基材中形成複數個隔離結構；及形成該等隔離結構之後，進行一植入製程，而於該等隔離結構下方的該基材中植入植入物，該植入物包含複數個N型與P型以外的原子，俾形成一包括複數個晶格缺陷分佈於該基材中的缺陷區，並且不針對該植入製程修復該等晶格缺陷。
10. 如申請專利範圍第9項之方法，其中，先進行該植入製程， 後進行該介電層之形成。
11. 如申請專利範圍第10項之方法，其中，該介電層包括一金屬矽化阻擋層、一抗反射塗層、或一層間介電層。
12. 如申請專利範圍第9項之方法，其中，先進行該介電層之形成，後進行該植入製程。
13. 如甲請專利範圍第12項之方法，其中，該介電層包括一金屬矽化阻擋層、一抗反射塗層、或一層間介電層。
14. 如申請專利範圍第12項之方法，其中，進一步使用一遮罩將該介電層予以圖案化以露出該等隔離結構，及該植入製程係使用該遮罩及該圖案化之介電層一起做為一佈植遮罩以遮蔽該等感光單元結構，而經由該等隔離結構進行。
15. 如申請專利範圍第9項之方法，其中該基材包括一半導體基底及一磊晶層設置於該半導體基底上，該等感光單元結構及該等隔離結構係形成於該磊晶層中，及該缺陷區於該等隔離結構底部往下延伸至該磊晶層底部為止。
16. 如申請專利範圍第15項之方法，其中該植入物分佈於該等隔離結構中及往下分佈至該磊晶層底部為止。
17. 如申請專利範圍第9項之方法，其中該等隔離結構包括淺溝渠隔離結構。
18. 如申請專利範圍第9項之方法，其中該等隔離結構包括井隔離結構。
19. 一種抑制CMOS影像感測器之暗電流及訊號干擾之方法，包括：提供一CMOS影像感測器之中間製品結構，其包括：一基材，複數個感光單元結構於該基材中，及複數個隔離結構設置於各感光單元結構與感光單元結構之間的該基材中；以及進行一植入製程，而於該等隔離結構下方的該基材中植入植入物，該植入物包含複數個N型與P型以外的原子，俾於該基材中形成複數個晶格缺陷，並且在進行該植入製程之後不進行晶格缺陷修復步驟。
20. 如申請專利範圍第19項之方法，其中該CMOS影像感測器之中間製品結構進一步包括一介電層覆蓋該等感光單元結構。