TWI459519B - 降低半導體封裝件之拉伸應力的方法與裝置 - Google Patents

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Description

降低半導體封裝件之拉伸應力的方法與裝置
本發明大致上係關於半導體封裝，尤係關於一種用來降低半導體晶粒上不希望的拉伸應力之半導體封裝技術。
傳統的封裝技術需要將半導體晶粒固定至封裝件基板。然而，該封裝件基板(例如，有機基板)之熱膨脹係數(Coefficient of Thermal Expansion,CTE)通常大於該半導體晶粒之矽晶圓的CTE。當加熱該半導體封裝件以固化環氧樹脂(該環氧樹脂係用以將該半導體晶粒黏著至該封裝件基板)之後進行冷卻時，該封裝件基板與該半導體晶粒間之CTE不匹配會使得該半導體晶粒彎曲(bend)或彎折(bow)。因此，在冷卻至環境室溫後，該半導體封裝件具有拉伸應力(tensile stress)。此拉伸應力可使得該半導體晶粒之銅互連層破裂、介面脫層(interface delamination)或其他故障。並且，在將低介電常數(低-k)材料用於互連之絕緣的地方，這種低-k材料需要多孔性(porosity)。然而，增加多孔性會大幅降低該低-k材料的機械強度，使其很容易在由該半導體封裝件中之CTE不匹配所引發的拉伸應力下破裂及脫層。
因此，很希望提供一種半導體晶粒及用來製作這種半導體晶粒的方法，其中，該方法降低該半導體晶粒於封裝期間及於被封裝時之拉伸應力，特別是能降低由該半導體晶粒與封裝件基板(例如有機基板)之CTE不匹配所引發的拉伸應力。再者，從本發明接下來的實施方式及附加之申請專利範圍、配合伴隨的圖式及本發明的先前技術，本發明之其他希望的特徵及特性將變得很明顯。
本發明提供一種用來製作具有降低之拉伸應力之半導體封裝件的方法。該方法包含製作具有一體形成於其中之應力緩和層的半導體晶粒及以環氧樹脂將該半導體晶粒附接至封裝件基板，以形成該半導體封裝件。該半導體封裝件然後被加熱，以將該半導體晶粒黏著至該封裝件基板並黏著該環氧樹脂。之後，冷卻該半導體封裝件。該應力緩和層具有預定結構及在該半導體晶粒內之預定位置，用來於加熱及冷卻該半導體封裝件之期間降低該半導體封裝件之該拉伸應力。
本發明提供一種具有降低之拉伸應力之半導體封裝件。該半導體封裝件包含封裝件基板及半導體晶粒。該半導體晶粒係電性及實體性耦接至該封裝件基板，並且包含併入於其中的應力緩和層。該應力緩和層具有預定結構及在該半導體晶粒中的預定位置，用來於該半導體封裝件之加熱及冷卻期間降低該半導體封裝件的拉伸應力。
接下來的實施方式在本質上僅作為描述之用，而並不是意圖限制本發明或本發明之應用及使用。此外，並不打算受先前的技術領域、先前技術、發明內容或接下來的實施方式中所呈現的任何理論所限制。
參考第1圖(包括第1A及1B圖)，傳統半導體封裝件100包含半導體晶粒110及封裝件基板120。環氧樹脂130通常係在虹吸作用(capillary action)下引入至該半導體晶粒110及該封裝件基板120間之空間，該環氧樹脂之作用係將該半導體晶粒110接合至該封裝件基板120。第1A及1B圖描繪於該半導體封裝件100之製作期間的兩個不同步驟的該半導體封裝件100。
在第1A圖所顯示之製作該半導體裝封件100的步驟中，該半導體封裝件100係加熱至高溫，以固化該環氧樹脂130，該環氧樹脂130係用來將該半導體晶粒110固定至該封裝件基板120。該高溫使得該環氧樹脂130將該半導體晶粒110黏接至該封裝件基板120。固化該環氧樹脂的步驟涉及將該半導體封裝件108之溫度提昇至該高溫(通常大約是攝氏兩百度(200℃))達一段特定時間。一旦該固化程序完成，該半導體封裝件接著會被冷卻至環境室溫(大約25℃)。
第1B圖例示在被固化及冷卻至環境室溫後之該半導體封裝件100。由於該封裝件基板120之熱膨脹係數(Coefficient of Thermal Expansion,CTE)通常大於該半導體晶粒110之CTE，因此，該封裝件基板120傾向於在冷卻期間以遠較該半導體晶粒110快的速率降低尺寸。這使得該半導體封裝件100以會導致該半導體晶粒110彎曲或彎折之方式曲翹。
彎曲或彎折該半導體晶粒110會產生問題，該問題是它會沿著該半導體晶粒110之固定至該封裝件基板120的一側115引發較大的應力。由於沿著該半導體晶粒110之該側115之邊緣的應力集中會變得特別高，因此，該半導體晶粒110之彎曲會使得破裂發展並傳播至整個該半導體晶粒110。這些缺陷的傳播可嚴重地損壞該半導體晶粒110，並且至終會導致該半導體晶粒110之電路的損壞，例如對該半導體晶粒110之銅互連層或該半導體晶粒110中之低介電常數(低-k)材料的損壞，也可能導致該半導體晶粒110之作用電路之電性故障。
該半導體晶粒110及該封裝件基板120的CTE間之差異也產生作用於該半導體封裝件100上、尤其在環氧樹脂介面130(該環氧樹脂130將該封裝件基板120結合至該半導體晶粒110)上的拉伸應力及其它應力(例如剪切應力(sheer stress))。這些應力傾向於使該環氧樹脂130從該半導體晶粒110(尤其在該半導體晶粒110之該側115上較高應力集中所在的邊緣處)脫層。
參考第2圖(包括第2A及2B圖)，其係依據本發明之實施例描繪在製作半導體封裝件200的兩個步驟時之該半導體封裝件200，其中，第2A圖描繪當被加熱以固化該環氧樹脂130之該半導體封裝件200，而第2B圖描繪在後續將該半導體封裝件200冷卻至環境室溫後之該半導體封裝件200。
依據本發明，在製作該半導體晶粒210之該半導體裝置結構後，應力緩和層220係形成在該半導體晶粒210之一側225附近，該側225係相反於該半導體晶粒210之一側215，其中，該側215通常藉由該環氧樹脂130而被實體性地耦接至該封裝件基板120。除了被實體性地耦接至該封裝件基板120外，該半導體晶粒210係藉由焊接連接(例如，將該半導體晶粒210之該側215上之控制崩潰晶片連接(controlled collapse chip connect,C4)焊劑連接點予以焊接至該封裝件基板120上之接觸墊)而電性耦接至該封裝件基板120。
預先決定該應力緩和層220之位置及CTE數值兩者，以降低該半導體封裝件200之加熱及冷卻期間該半導體封裝件200之拉伸應力。該應力緩和層係位於該半導體晶粒210之該側225上。該應力緩和層220之CTE數值係由該應力緩和層220之結構所預先決定，該CTE數值係由該應力緩和層220之材料及該應力緩和層220之厚度所定義。該應力緩和層220之材料通常是絕緣材料，例如氮化矽。該應力緩和層220之厚度係預先決定，以將該應力緩和層220之CTE數值定義在使得該應力緩和層220之CTE數值係大於該封裝件基板120之CTE數值的CTE範圍內。
因此，如第2B圖所見，當該半導體封裝件200冷卻至環境室溫時，該封裝件基板120及該應力緩和層220兩者均試圖收縮。以此方式，該應力緩和層220之該預定結構係對該封裝件基板120藉由彎曲或彎折該半導體晶粒210以曲翹該半導體封裝件200之傾向施加反作用，藉此降低該半導體晶粒210之晶圓彎曲，從而降低該半導體封裝件200之拉伸應力。
參考第3圖，係描繪依據本實施例之該半導體封裝件200之範例製作程序的流程圖300。一開始，在包含該半導體晶粒210之半導體晶圓上製作半導體裝置結構(302)。該半導體裝置結構可包含電晶體、記憶體胞(memory cell)及任何這種結構，而這些半導體裝置結構係以該領域中熟習技術者所知的許多半導體製作技術之任何一者所製作(302)。
一旦該半導體裝置結構係製作於該晶圓上(302)，該應力緩和層220係藉由將絕緣材料沉積(例如化學氣相沉積(chemical vapor deposition,CVD)氮化矽)於該半導體晶圓之下側而形成在該半導體晶圓上(304)，該下側係在製作於該半導體晶圓內之最底層半導體裝置結構之矽基板之下。因此，該沉積步驟304形成該領域中熟習技術者所知的絕緣體上覆矽(silicon-on-insulator,SOI)結構。如以上所提出者，該沉積步驟304係藉由變化流速及沉積時間而控制，以形成具有預定厚度之該應力緩和層220，以求將該應力緩和層220之CTE數值定義在該預定CTE範圍內(亦即，大於該封裝件基板120之CTE數值)。
該半導體晶圓之製作因此完成，並且，該晶圓接著被切成複數個包含該半導體晶粒210之半導體晶粒(306)。接著，提供該封裝件基板120(308)，並以環氧樹脂將該半導體晶粒210附接至該封裝件基板120(310)。可用該領域中熟習技術者所知的數個技術之任何一者將該半導體晶粒210電性耦接至該封裝件基板120。一種這種技術包含：在該半導體晶粒210上設置C4焊劑連接、使該半導體晶粒210與該封裝件基板接觸以使該C4焊劑連接與該封裝件基板120上之導電接觸墊接觸、以及在虹吸作用下將該環氧樹脂引入至該半導體晶粒210與該封裝件基板120間之空間。
該半導體封裝件200係加熱至足夠高溫(例如200℃)(312)，以回焊(reflow)該焊劑並固化該環氧樹脂，以將該半導體晶粒210電性及實體性地連接至該封裝件基板120。在加熱(312)足夠時間後，該半導體封裝件200係冷卻至環境室溫(314)，以固體化該焊劑連接及完成該環氧樹脂的固化。依據本實施例，該應力緩和層220(其所具有的在CTE範圍內之該預定CTE數值大於該封裝件基板120之CTE)藉由抵銷該封裝件基板120及半導體晶粒410因其CTE不匹配而彎曲或彎折的傾向，而降低室溫下該半導體封裝件200之拉伸應力。因此，該應力緩和層220有利地降低或防止缺陷，例如在該半導體晶粒210內之層因其曲翹而脫層、在該半導體晶粒210內之銅互連層或高-k介電材因其曲翹而破裂或損壞、或該環氧樹脂因該封裝件基板及該半導體晶粒210之彎曲或彎折而脫層。
參考第4圖(包括第4A及4B圖)，其係依據本發明之其它實施例描繪在製作半導體封裝件400的兩個步驟時之該半導體封裝件400，其中，第4A圖描繪當被加熱以固化環氧樹脂130之該半導體封裝件400，而第4B圖描繪在後續將該半導體封裝件400冷卻至環境室溫後之該半導體封裝件400。
依據替代實施例，在將該半導體裝置結構410製作於該矽基板420上之前，應力緩和層430係形成在該矽基板420中或上。該應力緩和層430可依據該領域中熟習技術者所知的數個技術中之任何一者來形成，例如用來形成絕緣體上覆矽基板之技術。舉例來說，可使用例如離子佈植之佈植來將離子佈植於該基板420中，以形成該應力緩和層430。或者，如第4A圖所描繪，該矽層420可透過已知的晶圓薄化技術來加以薄化。該薄化的晶圓之背側接著被拋光，並將該應力緩和層430固定於其上。形成該應力緩和層(SRL)430之參數係經界定成使得該應力緩和層430之CTE數值係預先決定或於加熱及冷卻期間降低該半導體封裝件400之拉伸應力。該應力緩和層430之CTE數值係由該應力緩和層430之結構所預先決定，該CTE數值係由該應力緩和層430之材料及該應力緩和層430之厚度所定義。在此替代實施例中，該應力緩和層430之材料可為絕緣材料，例如氮化矽，並且在該佈植實施例中，可藉由以所希望的密度來將氮離子佈植至該矽基板中來形成該應力緩和層430。該應力緩和層430之厚度係預先決定成將該應力緩和層430之CTE數值定義在使得該應力緩和層430之CTE數值係小於該封裝件基板120之CTE數值的CTE範圍內。
當組裝該封裝件400時，如第4A圖所顯示，該應力緩和層430之位置將反向於該半導體晶粒450之一側440，其中，該側440係藉由該環氧樹脂130而實體性耦接至該封裝件基板120。除了實體性耦接至該封裝件基板120外，該半導體晶粒450係藉由焊接連接(例如，該半導體晶粒450之該側440上之經焊接至該封裝件基板120上之接觸墊的C4焊劑連接)而電性耦接至該封裝件基板120。
因此，如第4B圖所顯示，當該半導體封裝件400冷卻至環境室溫時，該封裝件基板120及該應力緩和層430兩者係試圖以反向於彼此之方式收縮。該應力緩和層430之預定結構係對該封裝件基板120藉由彎曲或彎折該半導體晶粒450以曲翹該半導體封裝件400之傾向施加反作用，藉此降低該半導體晶粒410之晶圓彎曲，從而降低該半導體封裝件400之拉伸應力。
參考第5圖，係描繪依據本實施例之該半導體封裝件400之範例製作程序的流程圖500。一開始，該應力緩和層430係藉由離子佈植而形成在該基板420中、或在晶圓薄化後固定至該基板420(506)，如以上所討論者。在該應力緩和層430形成於該基板420中或上(506)後，半導體裝置結構係製作於該矽基板420上(508)。
然後，該半導體晶圓之製作藉由任何進一步的製作步驟而完成，並且，該半導體晶圓接著被切成複數個包含該半導體晶粒410之半導體晶粒(306)。接著，提供該封裝件基板120(308)，並以環氧樹脂將該半導體晶粒450附接至該封裝件基板120(310)。以該領域中熟習技術者所知的數個技術之任何一者將該半導體晶粒450之該半導體裝置結構電性耦接至該封裝件基板120。一種這種技術包含在該半導體晶粒450上提供C4焊劑連接、使該半導體晶粒450與該封裝件基板接觸以使該C4焊劑連接與該封裝件基板120上之導電接觸墊接觸、以及在虹吸作用下將該環氧樹脂引入至該半導體晶粒450與該封裝件基板120間之空間。
該半導體封裝件400接著加熱至足夠高溫(例如200℃)(312)，以回焊該焊劑並固化該環氧樹脂，以將該半導體晶粒450電性及實體性連接至該封裝件基板120。在加熱(312)足夠時間後，該半導體封裝件400係冷卻至環境室溫(314)，以固體化該焊劑連接及完成該環氧樹脂的固化。冷卻依據此替代實施例之該半導體封裝件400(其包含該半導體晶粒450，該半導體晶粒450具有一體形成於其內之該應力緩和層430)，藉由抵銷該封裝件基板120及半導體晶粒450因其CTE不匹配而彎曲或彎折的傾向，而降低室溫下該半導體封裝件400之拉伸應力。因此，依據此替代實施例之該應力緩和層430有利地大幅降低或防止缺陷，例如在該半導體晶粒450內之層因其曲翹而脫層、在該半導體晶粒450內之銅互連層或高-k介電材因其曲翹而破裂或損壞、或該環氧樹脂因該封裝件基板及該半導體晶粒450之彎曲或彎折而脫層。
因此，可看到已提供一種形成半導體封裝件之方法，其中，該半導體晶粒210、450及該封裝件基板120可具有差異非常大的熱膨脹係數(coefficient of thermal expansion,CTE)，但該半導體封裝件200、400可形成為具有降低的(或完全減輕的)缺陷、破裂及脫層，其中該缺陷、破裂及脫層係來自該半導體封裝件200、400之加熱或冷卻期間之拉伸應力及剪切應力。
雖然已經在本發明之先前實施方式中呈現至少一個範例實施例，然而應了解到仍存在大量的變化。亦應了解到該等範例實施例僅是例子，而不是意欲用來在任何方面限制本發明之範圍、應用、或組構。而是，該先前的實施方式將提供該領域中熟習技術者傳統的藍圖，以實作本發明的範例實施例，了解到範例實施例中所描述的元件的功能及配置可在不悖離如附加之申請專利範圍所提出之本發明的範圍下作不同的變化，
100、200、400．．．半導體封裝件
110、210、450．．．半導體晶粒
115、215、225、440．．．側
120．．．封裝件基板
130．．．環氧樹脂
220、430．．．應力緩和層
410．．．半導體裝置結構、半導體晶粒
420．．．矽基板、矽層
300、500．．．方法
302、304、306、308、310、312、314、506、508、510．．．步驟
本發明將配合接下來的圖式而加以描述，其中，相同的元件符號代表相似的元件，並且
第1圖包括第1A及1B圖，係描繪傳統半導體封裝件於該封裝件之製作期間的剖面圖；
第2圖包括第2A及2B圖，係描繪依據本發明之實施例的半導體晶粒之剖面圖；
第3圖為依據本發明之實施例的第2圖之半導體封裝件之製作程序之流程圖；
第4圖包括第4A及4B圖，係描繪依據本發明之替代實施例的半導體晶粒之剖面圖；以及
第5圖為依據本發明之替代實施例的第4圖之半導體封裝件之製作程序之流程圖。
120．．．封裝件基板
130．．．環氧樹脂
200．．．半導體封裝件
210．．．半導體晶粒
215、225．．．側
220．．．應力緩和層

Claims (9)

  1. 一種半導體封裝件，包括：封裝件基板；以及半導體晶粒，電性及實體耦接至該封裝件基板，其中，該半導體晶粒包含併入於其中的應力緩和層，該應力緩和層具有預定結構及在該半導體晶粒內的預定位置，用來降低該半導體封裝件的拉伸應力，其中，該半導體晶粒包含第一側部分，該第一側部分具有實體性地附接至該封裝件基板的第一側，其中，該應力緩和層具有第一熱膨脹係數(Coefficient of Thermal Expansion,CTE)，該第一CTE係回應該預定結構而決定，該應力緩和層之該第一CTE係不同於該半導體晶粒之該第一側部分的晶粒部分CTE且定義在用來於該半導體封裝件之加熱及冷卻期間降低該半導體封裝件的拉伸應力的預定CTE範圍內，以及其中，該應力緩和層之該預定位置係位於該半導體晶粒之第二側附近，該第二側係反向於該第一側，其中，該半導體晶粒具有矽基板，以及其中，該應力緩和層為形成於該矽基板內之層。
  2. 如申請專利範圍第1項之半導體封裝件，其中，該封裝件基板具有第二CTE，以及其中，該預定CTE範圍係由大於該第二CTE之CTE數值所構成。
  3. 如申請專利範圍第1項之半導體封裝件，其中，該封裝件基板具有第二CTE，以及其中，該預定CTE範圍係由小於該第二CTE之CTE數值所構成。
  4. 如申請專利範圍第1項之半導體封裝件，其中，該應力緩和層之該預定結構包括掩埋氧化層(buried oxide layer)。
  5. 如申請專利範圍第1項之半導體封裝件，其中，該應力緩和層之該預定結構包括預定材料，該預定材料具有預定厚度，以及其中，該預定材料為絕緣材料。
  6. 如申請專利範圍第5項之半導體封裝件，其中，該絕緣材料為氮化矽(silicon nitride)。
  7. 一種半導體晶粒，包括：一個或多個半導體裝置結構；以及應力緩和層，該應力緩和層具有預定結構及在該半導體晶粒內之預定位置，用來於包含該半導體晶粒之半導體封裝件之加熱及冷卻期間降低該半導體晶粒之拉伸應力，其中，該半導體晶粒包含第一側部分，該第一側部分具有用來實體性地附接至該封裝件基板的第一側，其中，該應力緩和層具有第一熱膨脹係數(Coefficient of Thermal Expansion,CTE)，該第一CTE係回應該應力緩和層之該預定結構而決定，該應力緩和層之該第一CTE係不同於該半導體晶粒之該第一側部分的晶粒部分CTE且定義在用來降低該拉伸應力的預定CTE範圍內，以及其中，該應力緩和層之該預定位置係位於該半導體晶粒之第二側附近，該第二側係反向於該第一側，其中，該半導體晶粒復包括矽基板，以及其中，該應力緩和層係形成在該矽基板中。
  8. 如申請專利範圍第7項之半導體晶粒，其中，該應力緩和層具有該第一熱膨脹係數(CTE)，該第一CTE具有在該預定CTE範圍內的CTE數值，以及其中，該預定CTE範圍包括大於該封裝件基板之CTE的CTE數值。
  9. 如申請專利範圍第7項之半導體晶粒，其中，該應力緩和層具有該第一熱膨脹係數(CTE)，該第一CTE具有在該預定CTE範圍內的CTE數值，以及其中，該預定CTE範圍包括小於封裝件基板之CTE的CTE數值，該封裝件基板可耦接至該半導體晶粒以封裝該半導體晶粒。
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