TWI459400B - 記憶體儲存裝置、及其記憶體控制器與電源控制方法 - Google Patents

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Description

記憶體儲存裝置、及其記憶體控制器與電源控制方法

本發明是有關於一種可複寫式非揮發性記憶體儲存裝置及其記憶體控制器與電源控制方法。

由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性,因此,近年可複寫式非揮發性記憶體產業成為電子產業中相當熱門的一環。例如,以快閃記憶體作為儲存媒體的固態硬碟已廣泛應用作為電腦主機的硬碟,以提升電腦的存取效能。當使用者進行休眠模式(sleep mode)時,主機系統會如同關機一般中斷記憶體儲存裝置與緩衝記憶體的供電。此外,當使用者欲從休眠模式回復到正常運作時,記憶體儲存裝置無法得知要執行正常開機程序或休眠喚醒程序,因此,一種能夠使記憶體儲存裝置快速地從休眠模式中被喚醒又可分辨記憶體儲存裝置所處狀態的機制是有其必要的。

本發明提供一種記憶體儲存裝置、記憶體控制器與電源控制方法,其能夠在進入休眠模式時有效地降低電源消耗並且於休眠模式中被喚醒時快速地回復運作狀態。

本發明範例實施例提出一種記憶體儲存裝置,其包括可複寫式非揮發性記憶體模組、第一電路、記憶體控制器與電源管理電路。可複寫式非揮發性記憶體模組具有多個實體區塊。第一電路輸出狀態訊號,其中當第一電路被致能時,第一電路將狀態訊號維持在第一狀態,以及在預設狀態成立後,第一電路將狀態訊號由第一狀態改變至第二狀態且維持狀態訊號處於第二狀態。記憶體控制器耦接至第一電路與可複寫式非揮發性記憶體模組,用以從第一電路中接收狀態訊號。電源管理電路耦接至第一電路與記憶體控制器,用以在記憶體儲存裝置上電後接收輸入電壓並且供應輸出電壓給記憶體控制器與可複寫式非揮發性記憶體模組。在一範例實施例中,當記憶體控制器從主機系統中接收第一訊號時,記憶體控制器會輸出第二訊號,並且當記憶體控制器輸出第二訊號時,電源管理電路停止供應輸出電壓。此外,當記憶體控制器被致能時,記憶體控制器會判斷狀態訊號是否處於第一狀態,其中當狀態訊號處於第一狀態時,記憶體控制器執行第一程序,並且當狀態訊號非處於第一狀態時,記憶體控制器執行第二程序。

在本發明之一實施例中,上述之記憶體控制器包括第一通用輸入端、第二通用輸入端與通用輸出端。第一通用輸入端耦接至主機系統的裝置休眠接腳,以接收第一訊號。第二通用輸入端耦接至第一電路的輸出端,用以接收狀態訊號。通用輸出端耦接至電源管理電路,用以輸出第二訊號。

在本發明之一實施例中,上述之電源管理電路包括及閘、反及閘與開關電路。及閘具有第一輸入端、第二輸入端與輸出端,其中及閘的第一輸入端耦接至第一電路的輸出端,並且及閘的第二輸入端耦接至記憶體控制器的通用輸出端。反及閘具有第一輸入端、第二輸入端與輸出端,其中反及閘的第一輸入端耦接至主機系統的裝置休眠接腳並且反及閘的第二輸入端耦接至及閘的輸出端。開關電路耦接至反及閘的輸出端與記憶體控制器,並用以接收輸入電壓。在此,主機系統維持裝置休眠接腳處於第二狀態以輸出上述之第一訊號,並且記憶體控制器維持通用輸出端處於第二狀態以輸出第二訊號。此外,當從反及閘的輸出端接收到處於二狀態的訊號時,開關電路輸出上述之輸出電壓,並且當從反及閘的輸出端接收到處於第一狀態的訊號時,開關電路停止輸出上述之輸出電壓。

在本發明之一實施例中,上述之電源管理電路更包括第一電壓維持電路與第二電壓維持電路。第一電壓維持電路的一端耦接至反及閘的第一輸入端與記憶體控制器的第一通用輸入端,其中當主機系統未維持裝置休眠接腳處於第一狀態時,第一電壓維持電路維持反及閘的第一輸入端與第一通用輸入端處於第二狀態。第二電壓維持電路的一端耦接至及閘的第二輸入端與記憶體控制器的通用輸出端,其中當記憶體控制器未維持通用輸出端處於第一狀態時,第二電壓維持電路維持及閘的第二輸入端處於第二狀態。

在本發明之一實施例中,上述之記憶體儲存裝置更包括一緩衝記憶體耦接至記憶體控制器與電源管理電路。此外,上述之記憶體控制器在輸出第二訊號之前,將暫存於緩衝記憶體中的使用者資料寫入至可複寫式非揮發性記憶體模組,並且將對應此些實體區塊的映射資訊與變數表儲存至可複寫式非揮發性記憶體模組。

在本發明之一實施例中,上述之記憶體控制器執行第一程序以掃瞄可複寫式非揮發性記憶體模組的實體區塊的冗餘位元區並且根據記錄在可複寫式非揮發性記憶體模組的實體區塊的冗餘位元區中的資訊來更新對應實體區塊的映射資訊與變數表。

在本發明之一實施例中,上述之記憶體控制器執行第二程序以從可複寫式非揮發性記憶體模組中載入對應實體區塊的映射資訊與變數表。

在本發明之一實施例中,上述之預設狀態為在輸出狀態訊號一預設時間之後。

在本發明之一實施例中,上述之預設狀態為在第二電壓維持電路維持通用輸出端處於第一狀態之後。

在本發明之一實施例中,中主機系統不維持裝置休眠接腳處於該第一狀態時,記憶體控制器的第一通用輸入端會偵測到裝置休眠接腳處於第二狀態並且不維持通用輸出端處於第一狀態來進入一休眠模式。

本發明範例實施例提出一種記憶體控制器,配置於一記憶體儲存裝置中,其中此記憶體儲存裝置具有第一電路、電源管理電路與可複寫式非揮發性記憶體模組,並且可複寫式非揮發性記憶體模組具有多個實體區塊。本記憶體控制器包括主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面、記憶體介面與第一電路。當從主機系統中接收第一訊號時,記憶體管理電路會輸出第二訊號,並且當記憶體控制器輸出第二訊號時,電源管理電路停止供應輸出電壓給記憶體控制器與可複寫式非揮發性記憶體模組。此外,當第一電路被致能時,第一電路輸出狀態訊號並維持狀態訊號在第一狀態,以及在預設狀態成立後,第一電路將狀態訊號由第一狀態改變至第二狀態且維持狀態訊號處於第二狀態。再者,當記憶體管理電路被致能時,記憶體管理電路判斷狀態訊號是否處於第一狀態,當狀態訊號處於第一狀態時,記憶體管理電路執行第一程序,並且當狀態訊號非處於第一狀態時,記憶體管理電路執行第二程序。

在本發明之一實施例中,上述之記憶體儲存裝置更包括一緩衝記憶體,耦接至記憶體管理電路與電源管理電路。此外,記憶體管理電路在輸出第二訊號之前,將暫存於緩衝記憶體中的使用者資料寫入至可複寫式非揮發性記憶體模組,並且將對應實體區塊的映射資訊與變數表儲存至可複寫式非揮發性記憶體模組。

在本發明之一實施例中,上述之記憶體管理電路執行第一程序以掃瞄可複寫式非揮發性記憶體模組的實體區塊的冗餘位元區並且根據記錄在可複寫式非揮發性記憶體模組的實體區塊的冗餘位元區中的資訊來更新對應實體區塊的映射資訊與變數表。

在本發明之一實施例中,上述之記憶體管理電路執行第二程序以從可複寫式非揮發性記憶體模組中載入對應實體區塊的映射資訊與變數表。

在本發明之一實施例中,上述之預設狀態為在輸出狀態訊號一預設時間之後。

在本發明之一實施例中,上述之記憶體控制器更包括第一通用輸入端、第二通用輸入端與通用輸出端。第一通用輸入端耦接至主機系統的裝置休眠接腳,以接收上述第一訊號。第二通用輸入端耦接至第一電路的輸出端,用以接收上述狀態訊號。通用輸出端耦接至電源管理電路,用以輸出上述第二訊號,其中上述預設狀態為在通用輸出端處於第一狀態之後。

本發明範例實施例提出一種電源控制方法,用於記憶體儲存裝置,其中此記憶體儲存裝置具有記憶體控制器、第一電路、電源管理電路與可複寫式非揮發性記憶體模組,且可複寫式非揮發性記憶體模組具有多個實體區塊。本電源控制方法包括:當記憶體儲存裝置被致能時,由第一電路輸出狀態訊號並維持狀態訊號在第一狀態,以及在預設狀態成立後,由第一電路將狀態訊號由第一狀態改變至第二狀態且維持狀態訊號處於該第二狀態。本電源控制方法還包括:當從主機系統中接收到第一訊號時,由記憶體控制器輸出第二訊號,其中當記憶體控制器輸出第二訊號時,電源管理電路停止供應輸出電壓給記憶體控制器與可複寫式非揮發性記憶體模組。本電源控制方法也包括:當記憶體儲存裝置被致能時,由記憶體控制器判斷狀態訊號是否處於該第一狀態;當狀態訊號處於第一狀態時,由記憶體控制器執行第一程序;以及當狀態訊號非處於第一狀態時,由記憶體控制器執行第二程序。

在本發明之一實施例中,上述之電源控制方法更包括:在輸出該第二訊號之前,由記憶體控制器將暫存於緩衝記憶體中的使用者資料寫入至可複寫式非揮發性記憶體模組,並且將對應實體區塊的映射資訊與變數表儲存至可複寫式非揮發性記憶體模組。

在本發明之一實施例中,上述之執行第一程序的步驟包括:掃瞄可複寫式非揮發性記憶體模組的實體區塊的冗餘位元區;以及根據記錄在可複寫式非揮發性記憶體模組的實體區塊的冗餘位元區中的資訊來更新對應實體區塊的映射資訊與變數表。

在本發明之一實施例中,上述之執行第二程序的步驟包括:從可複寫式非揮發性記憶體模組中載入對應實體區塊的映射資訊與變數表。

在本發明之一實施例中,上述之預設狀態為在輸出上述狀態訊號一預設時間之後。

在本發明之一實施例中,上述之記憶體控制器包括耦接至主機系統之裝置休眠接腳的第一通用輸入端、耦接至第一電路之輸出端的第二通用輸入端以及耦接至電源管理電路的通用輸出端,其中第一訊號是透過第一通用輸入端輸入至記憶體控制器,狀態訊號是透過第二通用輸入端輸入至記憶體控制器,並且第二訊號是透過通用輸出端來輸出。並且,上述之預設狀態為在通用輸出端處於第一狀態之後。

基於上述,本發明範例實施例的記憶體儲存裝置、記憶體控制器與電源控制方法,其藉由停止供電給記憶體儲存裝置內的元件,由此更有效地省電。此外,本發明範例實施例的記憶體儲存裝置、記憶體控制器與電源控制方法根據第一電路的狀態訊號,能有效地分辨出休眠喚醒程序與正常開機程序,並且縮短從休眠模式中回復正常運作所需的時間。

為讓本發明之上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。

一般而言,記憶體儲存裝置(亦稱,記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱,控制電路)。通常記憶體儲存裝置是與主機系統一起使用,以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1A是根據本發明一範例實施例所繪示的主機系統與記憶體儲存裝置。

請參照圖1A,主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖1B的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是,圖1B所示的裝置非限制輸入/輸出裝置1106,輸入/輸出裝置1106可更包括其他裝置。

在本發明實施例中,記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如,記憶體儲存裝置100可以是如圖1B所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。

一般而言,主機系統1000可實質地為可與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中,主機系統1000是以電腦系統來作說明,然而,在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如,在主機系統為數位相機(攝影機)1310時,可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖1C所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是,嵌入式多媒體卡是直接耦接於主機系統的基板上。

圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。

請參照圖2,記憶體儲存裝置100包括記憶體控制器102、可複寫式非揮發性記憶體模組104、緩衝記憶體106、第一電路(以下亦稱為狀態可變電路)108與電源管理電路110。

記憶體控制器102用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令,並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組104中進行資料的寫入、讀取、抹除與合併等運作。

可複寫式非揮發性記憶體模組104是耦接至記憶體控制器102,並且具有多個實體區塊以儲存主機系統1000所寫入之資料。在本範例實施例中,每一實體區塊分別具有複數個實體頁面,其中屬於同一個實體區塊之實體頁面可被獨立地寫入且被同時地抹除。例如,每一實體區塊是由128個實體頁面所組成,並且每一實體頁面的容量為4千位元組(Kilobyte,KB)。然而,必須瞭解的是,本發明不限於此。

更詳細來說,實體區塊為抹除之最小單位。亦即,每一實體區塊含有最小數目之一併被抹除之記憶胞。實體頁面為程式化的最小單元。即,實體頁面為更新資料的最小單元。然而,必須瞭解的是,在本發明另一範例實施例中,更新資料的最小單位亦可以是實體扇區或其他大小。每一實體頁面通常包括資料位元區與冗餘位元區。資料位元區用以儲存使用者的資料,而冗餘位元區用以儲存系統的資料(例如,錯誤檢查與校正碼、所映射之邏輯區塊等資訊)。

在本範例實施例中,可複寫式非揮發性記憶體模組104為多階記憶胞(Multi Level Cell,MLC)NAND快閃記憶體模組。然而,本發明不限於此,可複寫式非揮發性記憶體模組104亦可是單階記憶胞(Single Level Cell,SLC)NAND快閃記憶體模組、複數階記憶胞(Trinary Level Cell,TLC)NAND型快閃記憶體模組、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

緩衝記憶體106是耦接至記憶體控制器102並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組104的資料。例如,緩衝記憶體106可以是靜態隨機存取記憶體、動態隨機存取記憶體等。

狀態可變電路108是耦接至記憶體控制器102並且用以輸出狀態訊號。具體來說,在本發明實施例中,當記憶體儲存裝置100上電而致能狀態可變電路108時,狀態可變電路108會輸出狀態訊號並且維持狀態訊號處於第一狀態,以及在記憶體儲存裝置100上電一預設時間(例如,100毫秒)後,狀態可變電路108會將狀態訊號由第一狀態改變至第二狀態且維持狀態訊號處於第二狀態。在此,狀態訊號為一邏輯訊號,並且第一狀態為低準位(即,邏輯’0’)而第二狀態為高準位(即,邏輯’1’)。然而,必須瞭解的是,本發明不限於此,第一狀態亦可為高準位(即,邏輯’1’)而第二狀態亦可為低準位(即,邏輯’0’)。例如,狀態可變電路108可以是重置積體電路(reset IC)、正反器(FLIP-FLOP)或暫存器(Register)。

特別是,在本範例實施例中,當記憶體控制器102被致能時,記憶體控制器102會根據狀態可變電路108所輸出之狀態訊號的狀態識別記憶體儲存裝置100是剛上電而被啟動還是從暫停運作(例如,休眠模式)中被喚醒。倘若記憶體儲存裝置100是剛上電而被啟動時,記憶體控制器102會執行第一程序來進行初始化;並且,反之,記憶體控制器102會執行第二程序來快速進入運作模式。稍後將配合圖式作更詳細地說明關於第一程序與第二程序的運作。

電源管理電路110是耦接至狀態可變電路108與記憶體控制器102並且用以控制記憶體儲存裝置100的電源。具體來說,電源管理電路110用以接收輸入電壓並且提供輸出電壓給記憶體儲存裝置100中的元件(例如,記憶體控制器102、緩衝記憶體106與可複寫式非揮發性記憶體模組104)。特別是,在本發明範例實施例中,當從主機系統1000接收到第一訊號時,記憶體控制器102會輸出第二訊號,並且當第二訊號被輸出時,電源管理電路110會停止供應輸出電壓給記憶體控制器102、緩衝記憶體106與可複寫式非揮發性記憶體模組104。在此,主機系統1000透過第一訊號指示記憶體儲存裝置100進入休眠模式。

圖3是根據本發明一範例實施例所繪示之記憶體控制器的概要方塊圖。必須瞭解的是,圖3所繪示之記憶體控制器僅為一個範例,本發明不限於此。

請參照圖3,記憶體控制器102包括記憶體管理電路302、主機介面304、記憶體介面306與錯誤檢查與校正電路308。

記憶體管理電路302用以控制記憶體控制器102的整體運作。具體來說,記憶體管理電路302具有多個控制指令,並且在記憶體儲存裝置100運作時,此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。

在本範例實施例中,記憶體管理電路302的控制指令是以韌體型式來實作。例如,記憶體管理電路302具有微處理器單元(未繪示)與唯讀記憶體(未繪示),並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時,此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

在本發明另一範例實施例中,記憶體管理電路302的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組104的特定區域(例如,記憶體模組中專用於存放系統資料的系統區)中。此外,記憶體管理電路302具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是,此唯讀記憶體具有驅動碼,並且當記憶體控制器102被致能時,微處理器單元會先執行此驅動碼來將儲存於可複寫式非揮發性記憶體模組104中之控制指令載入至記憶體管理電路302的隨機存取記憶體中。之後,微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

此外,在本發明另一範例實施例中,記憶體管理電路302的控制指令亦可以一硬體型式來實作。例如,記憶體管理電路302包括微控制器、記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元。記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元是耦接至微控制器。其中,記憶體管理單元用以管理可複寫式非揮發性記憶體模組104的實體區塊;記憶體寫入單元用以對可複寫式非揮發性記憶體模組104下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組104中;記憶體讀取單元用以對可複寫式非揮發性記憶體模組104下達讀取指令以從可複寫式非揮發性記憶體模組104中讀取資料;記憶體抹除單元用以對可複寫式非揮發性記憶體模組104下達抹除指令以將資料從可複寫式非揮發性記憶體模組104中抹除;而資料處理單元用以處理欲寫入至可複寫式非揮發性記憶體模組104的資料以及從可複寫式非揮發性記憶體模組104中讀取的資料。

主機介面304是耦接至記憶體管理電路302並且用以接收與識別主機系統1000所傳送的指令與資料。在本範例實施例中,主機介面304是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而,必須瞭解的是,本發明不限於此,主機介面304亦可以是符合電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、平行先進附件(Parallel Advanced Technology Attachment,PATA)標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。

記憶體介面306是耦接至記憶體管理電路302並且用以存取可複寫式非揮發性記憶體模組104。也就是說,欲寫入至可複寫式非揮發性記憶體模組104的資料會經由記憶體介面306轉換為可複寫式非揮發性記憶體模組104所能接受的格式。

錯誤檢查與校正電路308是耦接至記憶體管理電路302並且用以執行一錯誤校正程序以確保資料的正確性。具體來說,當主機介面304從主機系統1000中接收到主機寫入指令時,錯誤檢查與校正電路會為對應此主機寫入指令的寫入資料(亦稱為更新資料)產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code),並且記憶體管理電路302會將此更新資料與對應的錯誤校正碼寫入至可複寫式非揮發性記憶體模組104中。之後,當記憶體管理電路302從可複寫式非揮發性記憶體模組104中讀取資料時會同時讀取此資料對應的錯誤校正碼,並且錯誤檢查與校正電路308會依據此錯誤校正碼對所讀取的資料執行錯誤校正程序。

圖4A與圖4B是根據本發明一範例實施例所繪示管理可複寫式非揮發性記憶體模組之實體區塊的示意圖。

請參照圖4A,可複寫式非揮發性記憶體模組104具有實體區塊410(0)~410(N),並且記憶體控制器102的記憶體管理電路302會將實體區塊410(0)~410(N)邏輯地分組為(或指派至)資料區(data area)502、閒置區(spare area)504、系統區(system area)506與取代區(replacement area)508。

邏輯上屬於資料區502與閒置區504的實體區塊是用以儲存來自於主機系統1000的資料。具體來說,資料區502的實體區塊(亦稱為資料實體區塊)是被視為已儲存資料的實體區塊,而閒置區504的實體區塊(亦稱為閒置實體區塊)是用以寫入新資料的實體區塊。例如,當從主機系統1000接收到寫入指令與欲寫入之資料時,記憶體管理電路302會從閒置區504中提取實體區塊,整理欲寫入之資料並且將資料寫入至所提取的實體區塊中。再例如,當對某一邏輯區塊執行資料合併程序時,記憶體管理電路302會從閒置區504中提取實體區塊作為對應此邏輯區塊的新資料實體區塊,從可複寫式非揮發性記憶體模組104中讀取屬於此邏輯區塊的有效資料,整理此些有效資料,將整理後的有效資料寫入至新資料實體區塊中,並且將此邏輯區塊重新映射至新資料實體區塊。特別是,在完成資料合併程序後,記憶體管理電路302會將儲存無效資料的資料實體區塊重新關聯(或回收)至閒置區504,以作為下次寫入新資料之用。例如,記憶體管理電路302會在將實體區塊關聯至閒置區504之前對此實體區塊執行抹除運作或者當實體區塊從閒置區504中被提取時對此實體區塊執行抹除運作,以使得從閒置區504中所提取的實體區塊為可用於寫入資料的空實體區塊。

邏輯上屬於系統區506的實體區塊是用以記錄系統資料。例如,系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體區塊數、每一實體區塊的實體頁面數等。

邏輯上屬於取代區508中的實體區塊是用於壞實體區塊取代程序,以取代損壞的實體區塊。具體來說,倘若取代區508中仍存有正常之實體區塊並且資料區502的實體區塊損壞時,記憶體管理電路302會從取代區508中提取正常的實體區塊來更換損壞的實體區塊。

基於上述,在記憶體儲存裝置100的運作中,資料區502、閒置區504、系統區506與取代區508的實體區塊會動態地變動。例如,用以輪替儲存資料的實體區塊會變動地屬於資料區502或閒置區504。

值得一提的是,在本範例實施例中,記憶體管理電路302是以每一實體區塊為單位來進行管理。然而,本發明不限於此,在另一範例實施例中,記憶體管理電路302亦可將實體區塊分組為多個實體單元,並且以實體單元為單位來進行管理。例如,每一實體單元可由同一記憶體晶粒(die)或不同記憶體晶粒中的至少一個實體區塊所組成。

請參照圖4B,記憶體管理電路302會配置邏輯區塊610(0)~610(H)以映射資料區502的實體區塊,其中每一邏輯區塊具有多個邏輯頁面並且此些邏輯頁面是映射對應之資料實體區塊的實體頁面。例如,在記憶體儲存裝置100被格式化時,邏輯區塊610(0)~610(H)會初始地映射資料區502的實體區塊410(0)~410(F-1)。

在本發明範例實施例中,記憶體管理電路302會維護邏輯區塊-實體區塊映射表(logical block-physical block mapping table)以記錄邏輯區塊610(0)~610(H)與資料區502的實體區塊之間的映射關係(即,映射資訊)。此外,主機系統1000是以邏輯存取位址為單位來存取資料。例如,一個邏輯存取位址為一個邏輯扇區(Sector)。當主機系統1000存取資料時,記憶體管理電路302會將對應記憶體儲存裝置100的邏輯存取位址710(0)~710(K)轉換成對應之邏輯頁面內的位址。例如,當主機系統1000欲存取某一邏輯存取位址時,記憶體管理電路302會將主機系統1000所存取的邏輯存取位址轉換為以對應的邏輯區塊、邏輯頁面與邏輯偏移(offset)所構成的多維位址,並且透過邏輯區塊-實體區塊映射表於對應的實體頁面中存取資料。在此,偏移是用以定位在一個邏輯頁面(或實體頁面)中的一個邏輯(或實體)位址,其是定義為此邏輯(或實體)位址與此邏輯頁面(或實體頁面)的起始位址之間的距離,其中此邏輯(或實體)位址亦稱為邏輯(或實體)偏移位址。

圖5~圖6是根據一範例實施例所繪示的使用替換實體區塊來寫入更新資料的範例。

請同時參照圖5~圖6,例如,在邏輯區塊610(0)是映射至實體區塊410(0)的映射狀態下,當記憶體控制器102從主機系統1000中接收到寫入指令而欲寫入更新資料至屬於邏輯區塊610(0)的邏輯頁面時,記憶體控制器102會依據邏輯區塊-實體區塊映射表識別邏輯區塊610(0)目前是映射至實體區塊410(0)並且從閒置區504中提取實體區塊410(F)來寫入更新資料。然而,在寫入更新資料至實體區塊410(F)的過程中,記憶體控制器102不會立刻將實體區塊410(0)中的所有有效資料搬移至實體區塊410(F)而抹除實體區塊410(0)。具體來說,記憶體管理電路302會從實體區塊410(0)中讀取欲寫入實體頁面之前的有效資料(即,實體區塊410(0)的第0實體頁面與第1實體頁面中的資料)。之後,記憶體管理電路302會將實體區塊410(0)中欲寫入實體頁面之前的有效資料寫入至實體區塊410(F)的第0實體頁面與第1實體頁面中(如圖5所示),並且將新資料寫入至實體區塊410(F)的第2~4個實體頁面中(如圖6所示)。此時,記憶體控制器102即完成寫入的運作。因為實體區塊410(0)中的有效資料有可能在下一個操作(例如,寫入指令)中變成無效,因此立刻將實體區塊410(0)中的有效資料搬移至實體區塊410(F)可能會造成無謂的搬移。此外,資料必須依照實體頁面的寫入順序寫入至實體區塊內的實體頁面,因此,記憶體管理電路302僅會先搬移欲寫入實體頁面之前的有效資料(即,儲存在實體區塊410(0)的第0實體頁面與第1實體頁面中資料),並且暫不搬移其餘有效資料(即,儲存在實體區塊410(0)的第5~K實體頁面中資料)。也就是說,實體區塊410(0)與實體區塊410(F)的實體頁面是映射至邏輯區塊610(0)的邏輯頁面。

在本範例實施例中,暫時地維持此等暫態關係的運作稱為開啟(open)母子區塊,並且原實體區塊(例如,上述實體區塊410(0))稱為母實體區塊或已更新實體區塊而用以替換母實體區塊的實體區塊(例如,上述實體區塊410(F))稱為子實體區塊或替換實體區塊。在此,用以儲存屬於同一個邏輯區塊的資料的母實體區塊與子實體區塊稱為母子區塊組。

值得一提的是,閒置區504中實體區塊的數目是有限的,基此,在記憶體儲存裝置100運作期間,已開啟之母子區塊組的數目亦會受到限制。也就是說,在記憶體儲存裝置100運作期間,已開啟之母子區塊組的數目不能大於一母子區塊數門檻值。例如,在本範例實施例中,母子區塊數門檻值被設定為3,但本發明不限於此。因此,當記憶體儲存裝置100接收到來自於主機系統1000的寫入指令時,倘若已開啟母子區塊組的數目達到母子區塊數門檻值時,記憶體控制器102需執行資料合併(data merge)運作以關閉至少一組目前已開啟之母子區塊組後才可執行此寫入指令。具體來說,在資料合併(data merge)運作中,記憶體控制器102會將母實體區塊與子實體區塊的資料整併至一個實體區塊。

圖7是根據一範例實施例所繪示之執行資料合併的範例。

請參照圖7,倘若需要將圖6所示之實體區塊410(0)與實體區塊410(F)的有效資料合併時,記憶體管理電路302會從實體區塊410(0)中讀取剩餘的有效資料(即,實體區塊410(0)的第5~K實體頁面中的資料),並且將實體區塊410(0)中剩餘的有效資料寫入至實體區塊410(F)的第5實體頁面~第K實體頁面中。之後,記憶體管理電路302會將實體區塊410(F)關聯至資料區502。也就是說,記憶體管理電路302會在邏輯區塊-實體區塊映射表中將邏輯區塊610(0)重新映射至實體區塊410(F)。此外,記憶體管理電路302會對實體區塊410(0)執行抹除操作,並且將抹除後之實體區塊410(0)關聯至閒置區504。例如,在本範例實施例中,記憶體管理電路302會建立閒置區實體區塊表(未繪示)來記錄目前被關聯至閒置區504的實體區塊。

由於在開啟母子區塊運作時,邏輯區塊的邏輯頁面會映射至不同之實體區塊的實體頁面,因此,例如,記憶體管理電路302使用變數表(Variable Table)來記錄邏輯區塊與母子實體區塊之間的暫態關係。

在本範例實施例中,在記憶體儲存裝置100運作時,邏輯區塊-實體區塊映射表與變數表會被載入至緩衝記憶體106,並且當進行寫入運作時,暫存在緩衝記憶體106中的邏輯區塊-實體區塊映射表與變數表會被即時更新,以利後續的存取。並且,當記憶體儲存裝置100進行關機時,邏輯區塊-實體區塊映射表與變數表會被儲存至可複寫式非揮發性記憶體模組104,之後,當記憶體儲存裝置100被重新啟動時,邏輯區塊-實體區塊映射表與變數表會被再載入至緩衝記憶體106。然而,記憶體儲存裝置100可能會因為異常斷電,而導致最新之邏輯區塊-實體區塊映射表與變數表未被回存至可複寫式非揮發性記憶體模組104。此外,在對實體頁面進行程式化時,記憶體管理電路302會將此實體頁面所映射之邏輯位址記錄在此實體頁面的冗餘位元區中。並且,當記憶體儲存裝置100上電時,除了將邏輯區塊-實體區塊映射表與變數表載入至緩衝記憶體106之外,記憶體管理電路302還會掃瞄實體區塊之實體頁面的冗餘位元區並且根據記錄在實體區塊之實體頁面的冗餘位元區中的資訊來更新所載入之邏輯區塊-實體區塊映射表與變數表。在此,記憶體儲存裝置100被重新上電而進行之載入邏輯區塊-實體區塊映射表與變數表、掃瞄冗餘位元區、更新邏輯區塊-實體區塊映射表與變數表等運作稱為第一程序。

除了上述第一程序之外,在本發明範例實施例中,當記憶體儲存裝置100從休眠模式中被喚醒時,記憶體管理電路302會以第二程序來快速地進入可運作狀態。具體來說,當記憶體儲存裝置100從主機系統1000接收到第一訊號時,記憶體管理電路302會將暫存在緩衝記憶體106中的邏輯區塊-實體區塊映射表與變數表快速地儲存至未使用之實體區塊中,並且之後才輸出第二訊號以使記憶體儲存裝置100進入休眠狀態。並且,當記憶體儲存裝置100被喚醒時,記憶體管理電路302會將邏輯區塊-實體區塊映射表與變數表從可複寫式非揮發性記憶體模組104載入至緩衝記憶體106,以恢復運作狀態。特別是,由於進入休眠模式前所儲存之邏輯區塊-實體區塊映射表與變數表為最新的,因此,在載入邏輯區塊-實體區塊映射表與變數表之後,記憶體管理電路302無需費時地執行掃瞄實體區塊之冗餘位元區以及更新邏輯區塊-實體區塊映射表與變數表等運作。基此,根據本發明範例實施例之第二程序,記憶體儲存裝置100可快速地恢復運作狀態。

圖8是根據本範例實施例之電源控制方法所繪示的進入休眠狀態的流程圖。

請參照圖8,當記憶體儲存裝置100上電時,在步驟S801中,狀態訊號會被輸出並且維持處於第一狀態,並且在預定狀態成立之後,狀態訊號會被從第一狀態改變至第二狀態並且維持處於第二狀態。

在步驟S803中,第一訊號會被判斷是否從主機系統傳送而被接收。

倘若接收到第一訊號時,在步驟S805中,暫存在緩衝記憶體106中的使用者資料會被寫入至可複寫式非揮發性記憶體模組104(例如,圖5與圖6所述之寫入運作)。然後,在步驟S807中,暫存在緩衝記憶體106中之最新的邏輯區塊-實體區塊映射表與變數表會被儲存至可複寫式非揮發性記憶體模組104。之後,在步驟S809中,第二訊號會被輸出以使記憶體儲存裝置100進入休眠狀態。

倘若未接收到第一訊號時,步驟S803會被執行以持續監控是否接收到第一訊號。

圖9是根據本範例實施例的電源控制方法所繪示之重新啟動的流程圖。

請參照圖9,當記憶體控制器102被致能時,在步驟S901中,狀態訊號是否處於第一狀態會被判斷。倘若狀態訊號處於第一狀態時,在步驟S903中,第一程序會被執行。例如,在步驟S903中,邏輯區塊-實體區塊映射表與變數表會從可複寫式非揮發性記憶體104被載入至緩衝記憶體106,實體區塊之實體頁面的冗餘位元區會被掃瞄並且所載入之邏輯區塊-實體區塊映射表與變數表會根據記錄在實體區塊之實體頁面的冗餘位元區中的資訊來被更新。

倘若狀態訊號非處於第一狀態時,在步驟S905中,第二程序會被執行。例如,在步驟S905中,最新的邏輯區塊-實體區塊映射表與變數表會從可複寫式非揮發性記憶體104被載入至緩衝記憶體106。

為了更詳細地描述,記憶體控制器102如何根據第一訊號輸出第二訊號來使記憶體儲存裝置100進入休眠狀態以及記憶體控制器102如何根據狀態訊號識別記憶體儲存裝置100剛上電或者從休眠狀態被喚醒,以下將以一範例電路圖,來說明記憶體控制器102、狀態可變電路108與電源管理電路110的運作。

圖10是根據本發明一範例實施例所繪示之電源管理電路的詳細邏輯電路及其與記憶體控制器、狀態可變電路與主機系統耦接之示意圖。必須瞭解的是,圖10僅為本發明的一個範例實施例,並非限制本發明。

請參照圖10,記憶體控制器102具有第一通用輸入端102a、第二通用輸入端102b與通用輸出端102c。

第一通用輸入端102a耦接至主機系統1000的裝置休眠接腳1002,以接收第一訊號。第二通用輸入端102b耦接至狀態可變電路108的輸出端108a,用以接收狀態訊號。通用輸出端102c耦接至電源管理電路110,用以輸出第二訊號。

電源管理電路110具有及閘110a、反及閘110b與開關電路110c。

及閘110a具有第一輸入端1201、第二輸入端1202與輸出端1203。如圖10所示,及閘110a的第一輸入端1201耦接至狀態可變電路108的輸出端108a,並且及閘的第二輸入端1202耦接至記憶體控制器102的通用輸出端102c。

反及閘110b具有第一輸入端1204、第二輸入端1205與輸出端1206。如圖10所示,反及閘110b的第一輸入端1204耦接至主機系統1000的裝置休眠接腳1002並且反及閘110b的第二輸入端1205耦接至及閘110a的輸出端1203。

開關電路110c耦接至反及閘110b的輸出端1206、主機系統1000的電源1004、記憶體控制器102、緩衝記憶體106與可複寫式非揮發性記憶體模組104。在此範例中,當從反及閘110b的輸出端1206接收到處於第二狀態的訊號時,開關電路110c會提供輸出電壓給記憶體控制器102、緩衝記憶體106與可複寫式非揮發性記憶體模組104。反之,當從反及閘110b的輸出端1206接收到處於第一狀態的訊號時,開關電路110c停止供應輸出電壓給記憶體控制器102、緩衝記憶體106與可複寫式非揮發性記憶體模組104。例如,開關電路110c可為MOS開關電路。本發明不限於此,任何具有相同功能之其他開關電路皆適用於本發明。

在此範例中,當記憶體儲存裝置100經由主機系統1000的電源1004上電時,開關電路110c會從接收輸入電壓並且供應輸出電壓給記憶體控制器102、緩衝記憶體106與可複寫式非揮發性記憶體模組104。狀態可變電路108的輸出端108a會輸出處於第一狀態的狀態訊號並且在預定時間後將狀態訊號從第一狀態改變至第二狀態並且維持狀態訊號處於第二狀態。此外,主機系統1000會初始地維持裝置休眠接腳1002處於第一狀態,並且記憶體控制器102會初始地維持通用輸出端102c於第一狀態。基此,及閘110a的輸出端1203會輸出處於第一狀態的訊號,反及閘110a的輸出端1206會輸出處於第二狀態的訊號,並且開關電路110c會提供輸出電壓給記憶體控制器102、緩衝記憶體106與可複寫式非揮發性記憶體模組104。

當主機系統1000欲輸出第一訊號給記憶體儲存裝置100時,主機系統1000會維持裝置休眠接腳1002處於第二狀態。並且當記憶體控制器102偵測到第一通用輸入端102a處於第二狀態時,記憶體控制器102會維持第二通用輸出端102c處於第二狀態。基此,及閘110a的輸出端1203會輸出處於第二狀態的訊號,反及閘110b的輸出端1206會輸出處於第一狀態的訊號,並且開關電路110c會停止提供輸出電壓給記憶體控制器102、緩衝記憶體106與可複寫式非揮發性記憶體模組104。藉此,記憶體儲存裝置100會進入休眠模式。

圖11是根據本發明另一範例實施例所繪示之電源管理電路的詳細邏輯電路及其與記憶體控制器、狀態可變電路與主機系統耦接之示意圖。

請參照圖11,相較於圖10的電路,電源管理電路110更包括第一電壓維持電路110d與第二電壓維持電路110e。

第一電壓維持電路110d的一端是耦接至反及閘110b的第一輸入端與記憶體控制器102的第一通用輸入端102a,並且第一電壓維持電路110d的另一端是耦接電源(例如,電源1004)。在本範例中,當主機系統1000未維持裝置休眠接腳1002處於第一狀態時,第一電壓維持電路會維持反及閘110b的第一輸入端1204與記憶體控制器102的第一通用輸入端102a處於第二狀態。也就是說,在圖10的範例中,主機系統1000透過維持裝置休眠接腳1002處於第二狀態來傳送第一訊號。而在圖11的範例中,主機系統1000透過不維持裝置休眠接腳1002處於第一狀態來傳送第一訊號。

第二電壓維持電路110e的一端耦接至及閘110a的第二輸入端1202與記憶體控制器102的通用輸出端102c,並且第二電壓維持電路110e的另一端是耦接電源(例如,電源1004)。在本範例中,當記憶體控制器102未維持通用輸出端102c處於第一狀態時,第二電壓維持電路會維持及閘110a的第二輸入端1202處於第二狀態。也就是說,在圖10的範例中,記憶體控制器102透過維持輸出端102c處於第二狀態來輸出第二訊號,而在圖11的範例中,記憶體控制器102透過不維持通用輸出端102c處於第一狀態來輸出第二訊號以完成休眠模式。

在本範例實施例中,在主機系統1000不維持裝置休眠接腳1002處於第一狀態時,記憶體控制器102的第一通用輸入端102a會偵測到裝置休眠接腳1002處於第二狀態而將進行不維持通用輸出端102c處於第一狀態來完成休眠模式。

此外,儘管在本範例實施例中,狀態可變電路108是在記憶體儲存裝置100上電一預設時間後,將狀態訊號由第一狀態改變至第二狀態且維持狀態訊號處於第二狀態。然而,在本發明另一範例實施例中,狀態可變電路108亦可在記憶體儲存裝置上電且第二電壓維持電路110e變成第一狀態之後,將狀態訊號改變至第二狀態。

綜上所述,本發明範例實施例的記憶體儲存裝置及其記憶體控制器與電源控制方法,在接收到第一訊號時,記憶體控制器102、緩衝記憶體106與可複寫式非揮發性記憶體模組104是處於完全未被供電的情況,因此,可有效地降低記憶體儲存裝置於休眠狀態的耗電量。此外,在本發明範例實施例的記憶體儲存裝置及其記憶體控制器與電源控制方法中,當記憶體控制器被致能時,其會根據從狀態可變電路中所接收的狀態訊號來識別記憶體儲存裝置是剛上電或者從休眠模式中被喚醒,其中當記憶體儲存裝置是從休眠模式中被喚醒時,第二程序會被執行,以使記憶體儲存裝置能夠快速地恢復運作。

雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1000...主機系統

1100...電腦

1102...微處理器

1104...隨機存取記憶體

1106...輸入/輸出裝置

1108...系統匯流排

1110...資料傳輸介面

1202...滑鼠

1204...鍵盤

1206...顯示器

1208...印表機

1212...隨身碟

1214...記憶卡

1216...固態硬碟

1310...數位相機

1312...SD卡

1314...MMC卡

1316...記憶棒

1318...CF卡

1320...嵌入式儲存裝置

100...記憶體儲存裝置

102...記憶體控制器

104...可複寫式非揮發性記憶體模組

106...緩衝記憶體

108...狀態可變電路

110...電源管理電路

302...記憶體管理電路

304...主機介面

306...記憶體介面

308...錯誤檢查與校正電路

502...資料區

504...閒置區

506...系統區

508...取代區

410(0)~410(N)...實體區塊

610(0)~610(H)...邏輯區塊

710(0)~710(K)...邏輯存取位址

S801、S803、S805、S807、S809、S901、S903、S905...電源控制方法的步驟

102a...記憶體控制器的第一通用輸入端

102b...記憶體控制器的第二通用輸入端

102c...記憶體控制器的通用輸入端

108a...狀態可變電路的輸出端

1002...裝置休眠接腳

1004...電源

110a...及閘

110b...反及閘

110c...開關電路

1201...及閘的第一輸入端

1202...及閘的第二輸入端

1203...及閘的輸出端

1204...反及閘的第一輸入端

1205...反及閘的第二輸入端

1206...反及閘的輸出端

110d...第一電壓維持電路

110e...第二電壓維持電路

圖1A是根據第一範例實施例所繪示的主機系統與記憶體儲存裝置。

圖1B是根據本發明第一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。

圖1C是根據本發明另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。

圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。

圖3是根據第一範例實施例所繪示之記憶體控制器的概要方塊圖。

圖4A與圖4B是根據第一範例實施例所繪示管理可複寫式非揮發性記憶體模組之實體區塊的示意圖。

圖5~圖6是根據第一範例實施例所繪示的使用替換實體區塊來寫入更新資料的範例。

圖7是根據第一範例實施例所繪示之執行資料合併的範例。

圖8是根據本範例實施例之電源控制方法所繪示的進入休眠狀態的流程圖。

圖9是根據本範例實施例的電源控制方法所繪示之重新啟動的流程圖。

圖10是根據本發明一範例實施例所繪示之電源管理電路的詳細邏輯電路及其與記憶體控制器、狀態可變電路與主機系統耦接之示意圖。

圖11是根據本發明另一範例實施例所繪示之電源管理電路的詳細邏輯電路及其與記憶體控制器、狀態可變電路與主機系統耦接之示意圖。

100...記憶體儲存裝置

102...記憶體控制器

104...可複寫式非揮發性記憶體模組

106...緩衝記憶體

108...狀態可變電路

110...電源管理電路

Claims (22)

  1. 一種記憶體儲存裝置,包括:一可複寫式非揮發性記憶體模組,具有多個實體區塊;一第一電路,輸出一狀態訊號,其中當該第一電路被致能時,該第一電路將該狀態訊號維持在一第一狀態,以及在一預設狀態成立後,該第一電路將該狀態訊號由該第一狀態改變至一第二狀態且維持該狀態訊號處於該第二狀態;一記憶體控制器,耦接至該第一電路與該可複寫式非揮發性記憶體模組,用以從該第一電路中接收該狀態訊號;以及一電源管理電路,耦接至該第一電路與該記憶體控制器,用以在該記憶體儲存裝置上電後接收一輸入電壓並且供應一輸出電壓給該可複寫式非揮發性記憶體模組與該記憶體控制器,其中當該記憶體控制器從一主機系統中接收一第一訊號時,該記憶體控制器會輸出一第二訊號,並且當該記憶體控制器輸出該第二訊號時,該電源管理電路停止輸出該輸出電壓,其中當該記憶體控制器被致能時,該記憶體控制器判斷該狀態訊號是否處於該第一狀態,當該狀態訊號處於該第一狀態時,該記憶體控制器執行一第一程序,並且當該狀態訊號非處於該第一狀態時,該記憶體控制器執行一第二程序。
  2. 如申請專利範圍第1項所述之記憶體儲存裝置,其中該記憶體控制器包括:一第一通用輸入端,耦接至該主機系統的一裝置休眠接腳,以接收該第一訊號;一第二通用輸入端,耦接至該第一電路的一輸出端,用以接收該狀態訊號;以及一通用輸出端,耦接至該電源管理電路,用以輸出該第二訊號。
  3. 如申請專利範圍第2項所述之記憶體儲存裝置,其中該電源管理電路包括:一及閘,具有一第一輸入端、一第二輸入端與一輸出端,其中該及閘的第一輸入端耦接至該第一電路的輸出端,並且該及閘的第二輸入端耦接至該通用輸出端;一反及閘,具有一第一輸入端、一第二輸入端與一輸出端,其中該反及閘的第一輸入端耦接至該主機系統的裝置休眠接腳並且該反及閘的第二輸入端耦接至該及閘的輸出端;一開關電路,耦接至該反及閘的輸出端與該記憶體控制器,該開關電路接收該輸入電壓,其中該主機系統維持該裝置休眠接腳處於該第二狀態以輸出該第一訊號,其中該記憶體控制器維持該通用輸出端處於該第二狀態以輸出該第二訊號,其中當從該反及閘的輸出端接收到處於該二狀態的訊號時,該開關電路輸出該輸出電壓,其中當從該反及閘的輸出端接收到處於該第一狀態的訊號時,該開關電路停止輸出該輸出電壓。
  4. 如申請專利範圍第3項所述之記憶體儲存裝置,其中該電源管理電路更包括:一第一電壓維持電路,其中該第一電壓維持電路的一端耦接至該反及閘的第一輸入端與該記憶體控制器的第一通用輸入端,其中當該主機系統未維持該裝置休眠接腳處於該第一狀態時,該第一電壓維持電路維持該反及閘的第一輸入端與該第一通用輸入端處於該第二狀態;以及一第二電壓維持電路,其中該第二電壓維持電路的一端耦接至該及閘的第二輸入端與該通用輸出端,其中當該記憶體控制器未維持該通用輸出端處於該第一狀態時,該第二電壓維持電路維持該及閘的第二輸入端處於該第二狀態。
  5. 如申請專利範圍第1項所述之記憶體儲存裝置,更包括一緩衝記憶體耦接至該記憶體控制器與該電源管理電路,其中該記憶體控制器在輸出該第二訊號之前,將暫存於該緩衝記憶體中的使用者資料寫入至該可複寫式非揮發性記憶體模組,並且將對應該些實體區塊的一映射資訊與一變數表儲存至該可複寫式非揮發性記憶體模組。
  6. 如申請專利範圍第5項所述之記憶體儲存裝置,其中該記憶體控制器執行該第一程序以掃瞄該可複寫式非揮發性記憶體模組的實體區塊的冗餘位元區並且根據記錄在該可複寫式非揮發性記憶體模組的實體區塊的冗餘位元區中的資訊來更新對應該些實體區塊的該映射資訊與該變數表。
  7. 如申請專利範圍第5項所述之記憶體儲存裝置,其中該記憶體控制器執行該第二程序以從該可複寫式非揮發性記憶體模組中載入對應該些實體區塊的該映射資訊與該變數表。
  8. 如申請專利範圍第1項所述之記憶體儲存裝置,其中該預設狀態為在輸出該狀態訊號一預設時間之後。
  9. 如申請專利範圍第2項所述之記憶體儲存裝置,其中該預設狀態為在該通用輸出端處於該第一狀態之後。
  10. 如申請專利範圍第4項所述之記憶體儲存裝置,其中當該主機系統不維持該裝置休眠接腳處於該第一狀態時,該記憶體控制器的第一通用輸入端會偵測到該裝置休眠接腳處於該第二狀態並且不維持該通用輸出端處於該第一狀態來進入一休眠模式。
  11. 一種記憶體控制器,配置於一記憶體儲存裝置中,其中該記憶體儲存裝置具有一第一電路、一電源管理電路與一可複寫式非揮發性記憶體模組,且該可複寫式非揮發性記憶體模組具有多個實體區塊,該記憶體控制器包括:一主機介面,用以耦接至一主機系統;一記憶體介面,用以耦接至該可複寫式非揮發性記憶體模組;以及一記憶體管理電路,耦接至該主機介面、該記憶體介面與該第一電路,其中當從該主機系統中接收一第一訊號時,該記憶體管理電路會輸出一第二訊號,並且當該記憶體控制器輸出該第二訊號時,該電源管理電路停止輸出一輸出電壓給該記憶體控制器與該可複寫式非揮發性記憶體模組,其中當該第一電路被致能時,該第一電路輸出一狀態訊號並維持該狀態訊號在一第一狀態,以及在一預設狀態成立後,該第一電路將該狀態訊號由該第一狀態改變至一第二狀態且維持該狀態訊號處於該第二狀態,其中當該記憶體管理電路被致能時,該記憶體管理電路判斷該狀態訊號是否處於該第一狀態,當該狀態訊號處於該第一狀態時,該記憶體管理電路執行一第一程序,並且當該狀態訊號非處於該第一狀態時,該記憶體管理電路執行一第二程序。
  12. 如申請專利範圍第11項所述之記憶體控制器,其中該記憶體儲存裝置更包括一緩衝記憶體,耦接至該記憶體管理電路與該電源管理電路,其中該記憶體管理電路在輸出該第二訊號之前,將暫存於該緩衝記憶體中的使用者資料寫入至該可複寫式非揮發性記憶體模組,並且將對應該些實體區塊的一映射資訊與一變數表儲存至該可複寫式非揮發性記憶體模組。
  13. 如申請專利範圍第12項所述之記憶體控制器,其中該記憶體管理電路執行該第一程序以掃瞄該可複寫式非揮發性記憶體模組的實體區塊的冗餘位元區並且根據記錄在該可複寫式非揮發性記憶體模組的實體區塊的冗餘位元區中的資訊來更新對應該些實體區塊的該映射資訊與該變數表。
  14. 如申請專利範圍第12項所述之記憶體控制器,其中該記憶體管理電路執行該第二程序以從該可複寫式非揮發性記憶體模組中載入對應該些實體區塊的該映射資訊與該變數表。
  15. 如申請專利範圍第11項所述之記憶體控制器,其中該預設狀態為在輸出該狀態訊號一預設時間之後。
  16. 如申請專利範圍第11項所述之記憶體控制器,更包括:一第一通用輸入端,耦接至該主機系統的一裝置休眠接腳,以接收該第一訊號;一第二通用輸入端,耦接至該第一電路的一輸出端,用以接收該狀態訊號;以及一通用輸出端,耦接至該電源管理電路,用以輸出該第二訊號,其中該預設狀態為在該通用輸出端處於該第一狀態之後。
  17. 一種電源控制方法,用於一記憶體儲存裝置,其中該記憶體儲存裝置具有一記憶體控制器、一第一電路、一電源管理電路與一可複寫式非揮發性記憶體模組,且該可複寫式非揮發性記憶體模組具有多個實體區塊,該電源控制方法包括:當該記憶體儲存裝置被致能時,由該第一電路輸出一狀態訊號並維持該狀態訊號在一第一狀態,以及在一預設狀態成立後,由該第一電路將該狀態訊號由該第一狀態改變至一第二狀態且維持該狀態訊號處於該第二狀態;當從一主機系統中接收到一第一訊號時,由該記憶體控制器輸出一第二訊號,其中當該記憶體控制器輸出該第二訊號時,該電源管理電路停止供應一輸出電壓給該記憶體控制器與該可複寫式非揮發性記憶體模組;當該記憶體儲存裝置被致能時,由該記憶體控制器判斷該狀態訊號是否處於該第一狀態;當該狀態訊號處於該第一狀態時,由記憶體控制器執行一第一程序;以及當該狀態訊號非處於該第一狀態時,由記憶體控制器執行一第二程序。
  18. 如申請專利範圍第17項所述之電源控制方法,更包括:在輸出該第二訊號之前,由該記憶體控制器將暫存於一緩衝記憶體中的使用者資料寫入至該可複寫式非揮發性記憶體模組,並且將對應該些實體區塊的一映射資訊與一變數表儲存至該可複寫式非揮發性記憶體模組。
  19. 如申請專利範圍第18項所述之電源控制方法,其中執行該第一程序的步驟包括:掃瞄該可複寫式非揮發性記憶體模組的實體區塊的冗餘位元區;以及根據記錄在該可複寫式非揮發性記憶體模組的實體區塊的冗餘位元區中的資訊來更新對應該些實體區塊的該映射資訊與該變數表。
  20. 如申請專利範圍第18項所述之電源控制方法,其中執行該第二程序的步驟包括:從該可複寫式非揮發性記憶體模組中載入對應該些實體區塊的該映射資訊與該變數表。
  21. 如申請專利範圍第17項所述之電源控制方法,其中該預設狀態為在輸出該狀態訊號一預設時間之後。
  22. 如申請專利範圍第17項所述之電源控制方法,其中該記憶體控制器包括耦接至該主機系統的一裝置休眠接腳的一第一通用輸入端、耦接至該第一電路的一輸出端的一第二通用輸入端與耦接至該電源管理電路的一通用輸出端,其中該第一訊號是透過該第一通用輸入端輸入至該記憶體控制器,該狀態訊號是透過該第二通用輸入端輸入至該記憶體控制器,並且該第二訊號是透過該通用輸出端來輸出,其中該預設狀態為在該通用輸出端處於該第一狀態之後。
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