TWI438628B - 資料儲存系統及資料儲存媒介 - Google Patents

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Description

資料儲存系統及資料儲存媒介
本發明有關於一種應用於電腦系統之資料儲存系統，該資料儲存系統包括揮發性(例如SRAM、SDRAM)和非揮發性(例如快閃記憶體、機械式硬碟)的儲存組件。
在傳統的電腦系統中，硬碟機(hard disk drive；HDD)是作為一種外部記憶體裝置，其中，磁碟是作為一種儲存媒介。HDD可以作為是一種大容量檔案設備。然而，與包括了半導體記憶體(例如DRAM)的主記憶體相比，HDD的存取速度較慢。用於HDD的快取系統已為人所熟知是用於加快HDD之存取速度的一種機制。動態隨機存取記憶體(DRAM)以及快閃記憶體已被用來實作針對HDD的快取系統。然而，由邏輯位址到適用於存取快閃記憶體以及HDD之實體位址格式的轉換消耗了主機大量的資源並影響效能。因此有混合型儲存系統的需要，其中，經由消除主機干預而改進了效能。
企業級(enterprise－level)的儲存系統典型地會使用硬碟機(HDD)的陣列來作為大量儲存單元，或是組構成獨立磁碟備援陣列(RAID)系統。資料使用者或是客戶使用標準的基於區塊的IO介面或是在網路上使用標準的基於檔案的存取協定來存取資料。HDD陣列資料是由運行儲存管理應用程式的專用主機來加以管理。由於在主機以及用戶端系統中使用了數個介面控制器，企業級儲存系統可由整合對資料的基於區塊的存取以及基於檔案或是隨機的存取的控制器架構中獲利。在前述針對HDD實作多層快取系統之混合型儲存系統中，用於不同介面之資料傳遞控制器的整合將延伸HDD資料快取的優點到HDD陣列系統。
本發明係揭露一種混合型儲存裝置，包括用於資料儲存之機械式磁碟機機制、快閃記憶體機制、SDRAM記憶體機制以及SRAM記憶體機制。設計出IO處理器機制以及多個DMA控制器機制以消除主機干預。多層快取系統以及用於將邏輯位址映射(mapping)到實體位址的新穎資料結構造成了可組構及可縮放尺寸的高效能電腦資料儲存解決方案。
LBA_Flash_HDD表具有用於將邏輯位址映射到快閃位址的第一部分、以及用於將邏輯位址映射到磁碟機位址的第二部分。永久的副本(copy)是儲存在快閃記憶體中，最常用的部份是儲存在SRAM內，而剩餘部份則儲存在SDRAM中，最常用的部份和剩餘部份共同形成了工作副本(working copy)。備份副本是儲存在機械式磁碟機中。LBA_SDRAM表係用來將邏輯位址映射到SRAM和SDRAM位址。這是儲存在SDRAM中並在SRAM中快取。數個DMA控制器是提供用以在多層儲存裝置之間移動資料。IO處理器藉由以鏈結列表格式準備DMA指令來實作用於DMA的一致方法(uniform method)。
在本發明的實施例中，IO處理器、DMA控制器以及所有必須的控制功能均整合在晶片上系統(SOC)裝置中。提供了有八種組構的儲存解決方案。在本發明的第一個範例實施例中，儲存系統SOC裝置是組構成為從屬裝置(slave device)，並經由可隨機存取的系統匯流排以及諸如是PCI/PCI－X/PCI Express之DMA來和主機系統介接(interface)，並同時透過諸如是ATA或SCSI之標準IO儲存介面來和機械式磁碟機介接。
在本發明的第二個範例實施例中，該儲存系統SOC裝置是組構成主機系統，其係經由可隨機存取的系統匯流排以及諸如是PCI/PCI－X/PCI Express之DMA來和外部儲存裝置介接。
在本發明的第三個範例實施例中，該儲存系統SOC裝置是組構成獨立的主機系統，其係透過諸如是SCSI之標準IO儲存介面來和機械式磁碟機介接，並且亦透過諸如是乙太網路之標準IO網路介面來和網路介接。
在本發明的第四個範例實施例中，該儲存系統SOC裝置是組構成從屬裝置，且係透過諸如是光纖通道的內部標準IO來和主機系統介接，且透過諸如是通用序列匯流排(USB)之第二標準IO介面來和機械式磁碟機介接。
在本發明的第五個範例實施例中，該儲存系統SOC裝置是組構成主機系統，其係透過諸如是光纖通道的外部標準IO儲存介面來和外部儲存裝置介接，且亦透過諸如是乙太網路之標準IO網路介面來和網路介接。
在本發明的第六個範例實施例中，該儲存系統SOC裝置是組構成從屬裝置，且係透過諸如是光纖通道的外部標準IO介面來和主機系統介接，並透過諸如是USB之第二標準IO介面來和機械式磁碟機介接。
在本發明的第七個範例實施例中，該儲存系統SOC裝置是組構成為主機系統，其係透過諸如是光纖通道的外部標準IO儲存介面來和外部儲存裝置介接，且亦透過諸如是乙太網路之標準IO網路介面來和網路介接。
在本發明的第八個範例實施例中，該儲存系統SOC裝置是組構成從屬裝置，且在單一的包封體(enclosure)中整合到機械式磁碟機中，並透過諸如是SCSI之標準IO介面來和主機系統介接，且透過低階直接連結(low level direct connection)來和磁性磁碟控制器介接。
第1圖為顯示根據本發明實施例之組成混合型儲存裝置101的組件的圖。
混合型儲存裝置101包括數個在下列所列用以增加儲存容量和減少存取時間的儲存裝置，依序為－嵌入式SRAM 105、SDRAM裝置陣列108、快閃裝置陣列110以及硬碟機裝置陣列(未顯示)。在該儲存系統內是實施三階快取：快閃陣列快取硬碟機內的資料、SDRAM陣列快取快閃陣列內的資料、SRAM快取SDRAM陣列內的資料。該主要的非揮發性儲存組件包括一個或多個硬碟(未顯示)。
混合型儲存控制器102是一種管理該儲存系統的晶片，其含有多個嵌入式DMA控制器：PCI－Express/PCI－X/PCI DMA控制器111藉由透過諸如是PCI－Express、PCI－X、PCI介面之系統匯流排而連結的任何裝置來處理對儲存資料之位元組或是字組定址(word addressable)存取。內容可定址記憶體(content addressable memory；CAM)112儲存了一種由PCI－Express/PCI－X/PCI介面DMA控制器所使用的查詢表(look－up table)，以查詢與位元組或字元位址相關聯的區塊位址。
IO儲存DMA控制器113以及IO儲存DMA控制器114透過諸如是整合式驅動電子/進階技術附加(IDE/ATA)、序列ATA(Serial ATA)、USB、SCSI等標準區塊存取IO介面來處理DMA。該IO DMA控制器可透過IO介面來和主機電腦系統相連結，其亦可用以控制硬碟的陣列。
IO網路介面DMA控制器115以及IO網路介面DMA控制器116處理對諸如是ETHERNET、USB、FIREWIRE、FIBER CHANNEL之網路介面的DMA。
快閃DMA控制器109處理對快閃陣列110的DMA。
SDRAM控制器107處理對SDRAM陣列108的DMA。
混合型儲存控制器102含有IO處理器103，IO處理器103可使用一個或多個嵌入式處理器來加以實施。該IO處理器處理主機命令(讀取/寫入)的程序，並進行用以管理不同的儲存媒介之演算法。實作快取演算以及諸如是翻譯表(translation table)之控制結構的維護對使用或是連結到諸如是主機電腦系統的儲存系統之外界實體而言是顯而易見的。
一個或多個額外的嵌入式處理器114可作用為在諸如是Windows、Linux等上運行之傳統O/S的電腦/應用處理器。SDRAM 105可在IO處理器以及應用處理器之間分享。提供了數個DMA路徑119、120以避免資料瓶頸(data bottleneck)。不同的儲存媒介能以不同的方式來和DMA路徑相連結，以達到最佳化的流量分佈(traffic distribution)。例如，該DMA路徑120中的至少一個可用作為是在SRAM 105和快閃陣列110之間的專屬路徑。在讀取快閃陣列內的資料時，若是在其它路徑的流量很大，則此DMA路徑119可用作為將資料由快閃陣列110傳送到在SRAM 105內的暫存緩衝器。此外，個別的控制路徑118是提供給嵌入式處理器，以存取不同DMA控制器的登錄介面(register interface)，以減少在高速DMA路徑119、120上的控制負荷(overhead)。可使用一種場可程式化(Field-Programmable)ROM 106來儲存用於IO處理器的啟動碼(Boot Code)。
在正常操作期間，資料以及控制資訊是分佈在儲存組件之中，如第10a圖所示，且在此敘述中將會在稍後詳細說明。電力防護電路(power guard)117確保了在快閃110、SDRAM 108內以及在混合型儲存控制器102內所有組件的資料在失去電力時均受到保護。在揮發性SDRAM以及SRAM內的資料將被清除至快閃中。因此，快閃保留所有的快取資料以及控制資訊。電力防護電路保護著在混合型儲存控制器101內所有的組件，包括該嵌入式處理器，以及所有的嵌入式FIFO、內部RAM。在失去電力時，在這些組件內持續處理所保留的資料。來自連結於該混合型儲存裝置之外部實體的暫時性資料將不會被接受。
IO處理器103對IO儲存介面DMA控制器113和114、IO網路介面DMA控制器115和116、PCI－Express/PCI－X/PCI DMA控制器111和快閃DMA控制器109發送指令，以在SRAM 105或是SDRAM 108以及其個別的介面之間傳遞資料。因為該儲存系統被管理著，以致於由該DMA控制器傳遞到其個別介面的資料總是在SRAM 105或SDRAM 108內進行快取，SRAM 105或SDRAM 108與快閃110以及硬碟機(未顯示)相比之下提供較快速的存取。IO處理器103在其指令中含有諸如是下列的資訊－資料傳遞的方向、來源以及目的位址、預備傳送之資料的大小、以及所有其它介面－特定的控制資訊。這些指令是儲存到SRAM 105或是SDRAM 108。每一指令含有到下一個指令的鏈結(link)。因此，在IO處理器103在透過控制匯流排而將初始指令發送到任何DMA控制器後，該DMA控制器可自動地由SRAM 105或是SDRAM 108提取(fetch)下一個指令。該DMA控制器隨後則通知IO處理器103資料已傳送完畢。執行DMA傳送的程序流程是在第16圖中所顯示，且在稍後於此說明內將會予以詳細說明。
第2圖為顯示本發明實施例之範例組構的圖。在此組構中，混合型儲存控制器201是組構成從屬裝置，並透過可隨機存取的系統匯流排以及諸如是PCI/PCI－X/PCI Express之DMA來和主機系統202介接。該混合型儲存裝置透過諸如是序列ATA之標準IO儲存介面來控制硬碟機204的陣列。
第3圖顯示的是本發明實施例的第二個範例組構的圖。其顯示的是混合型儲存控制器301亦可組構成為一種主機系統，其係透過諸如是PCI/PCI－X/PCI Express的系統匯流排303來控制從屬裝置302。在圖式中，從屬裝置302事實上是為硬碟陣列控制器。由於混合型儲存裝置本身可組構成作用為具有至系統匯流排之介面的硬碟陣列控制器，因此兩個混合型儲存裝置可使用其PCI/PCI－X/PCI Express DMA控制器來互連，其中一個為另一個的從屬裝置。
第4圖為顯示本發明實施例的第三個範例組構的圖。其顯示著混合型儲存控制器401是組構成獨立的主機系統，其係透過諸如是SCSI之標準IO儲存介面來和硬碟機陣列介接，而且同時也透過諸如是乙太網路之標準IO網路介面來和網路介接。IO儲存介面DMA控制器402處理對硬碟陣列404的DMA。IO儲存介面DMA控制器403處理對硬碟陣列405的DMA。IO網路介面DMA控制器406處理對網路408的連結。IO網路介面DMA控制器407處理對網路409的連結。嵌入式IO處理器410協調該等DMA控制器的運作。由於該混合型儲存裝置作用成獨立的系統，因此其它軟體的應用程式亦可在額外的嵌入式計算/應用處理器411上運行。
第5圖為顯示本發明實施例的第四個範例組構的圖。混合型儲存控制器501是組構成從屬裝置，且係透過諸如是光纖通道之標準資料區塊存取IO匯流排(Block－access IO bus)503來和主機系統502介接，且透過諸如是IDE之第二標準IO介面來和硬碟機介接。在此情形下之該混合型儲存裝置使用嵌入於混合型儲存控制器501的內部IO儲存介面DMA控制器504和505來處理與主機系統502和硬碟機兩者的介接。
第6圖為顯示本發明實施例的第五個範例組構的圖。混合型儲存控制器601是組構成主機系統，其係透過外部標準IO介面控制器603來和外部儲存裝置602介接，且外部標準IO介面控制器603係透過諸如是光纖通道604來和外部儲存裝置602連結。該外部儲存裝置亦可是另一個混合型儲存裝置。該混合型儲存控制器也透過諸如是乙太網路605之標準IO網路介面來和網路介接。該混合型儲存控制器使用PCI－Express/PCI－X/PCI DMA控制器606來組構並且控制該外部IO介面控制器的操作，並且透過該外部IO介面控制器來將IO命令、資料以及狀態資訊傳送至該外部儲存裝置及從該外部儲存裝置傳送出來。該PCI－Express/PCI－X/PCI DMA控制器具有主要(master)以及從屬介面，以致於不論是混合型儲存控制器或是外部IO控制器均可啟動DMA交易(DMA transaction)。要將IO命令傳送到外部儲存裝置(其中該外部IO控制器是作為DMA從屬(DMA slave))，該混合型儲存控制器使用混合型儲存控制器PCI－Express/PCI－X/PCI DMA主要介面(DMA master interface)605來將IO命令寫入至該外部IO控制器。該外部IO控制器在IO匯流排建立了命令階段(command phase)來傳送IO命令。要將IO命令傳送到外部儲存裝置，其中該外部IO控制器是作為DMA主要(DMA master)，該混合型儲存控制器將該IO命令緩衝器在SRAM或SDRAM內之位置指示給該外部IO控制器。該外部IO控制器使用混合型儲存控制器PCI－Express/PCI－X/PCI DMA從屬介面由該混合型儲存控制器讀取IO命令，並在IO匯流排上建立命令階段，以將IO命令傳送到外部儲存裝置。為了將資料傳送到外部儲存裝置或是由外部儲存裝置傳送資料，其中該外部IO控制器是作為DMA從屬，該混合型儲存控制器於該IO資料階段係建立在該IO匯流排時是使用該混合型儲存控制器PCI－Express/PCI－X/PCI DMA主要介面讀取從該外部IO控制器來之資料或將資料寫入至該外部IO控制器。將資料傳送到外部儲存裝置或是由外部儲存裝置傳送出來，其中該外部IO控制器為DMA主要，該混合型儲存控制器將在SRAM或是SDRAM內之資料快取緩衝器的位置指示給外部IO控制器，以致於當該IO資料階段係建立在該IO匯流排上時，該外部IO控制器可使用混合型儲存控制器PCI－Express/PCI－X/PCI DMA從屬介面來將資料寫入至該混合型儲存控制器或是讀取從該混合型儲存控制器來之資料。該資料是寫入至或讀取自SRAM或是SDRAM內的資料快取。為了能由該外部儲存裝置接收IO狀態資訊，真中該外部IO控制器是作為DMA主要，該外部IO控制器於狀態階段在該IO匯流排上完成時，會中斷該混合型儲存控制器，以致於該混合型儲存控制器可以透過該混合型儲存控制器PCI/Express/PCI－X/PCI DMA主要介面從外部IO控制器讀取收到的IO狀態資訊，並且將其傳遞到位在SRAM 707或是SDRAM 708內的IO狀態緩衝器。為了從外部儲存裝置收到該IO狀態資訊，其中該外部IO控制器是作為DMA主要，該混合型儲存控制器初期會將該IO狀態緩衝器在SRAM或是SDRAM內之位置指示給該外部IO控制器，所以當狀態階段在該IO匯流排上完成時，該外部IO控制器可將所收到的IO狀態資訊透過該混合型儲存控制器PCI/Express/PCI－X/PCI DMA從屬介面寫入至位在混合型儲存控制器內的IO狀態緩衝器。
第7圖為顯示本發明實施例的第七個範例組構的圖。混合型儲存控制器70l是組構成從屬裝置，並且透過使用諸如是光纖通道之標準IO介面的外部IO介面控制器703來和主機系統7O2介接，以及透過諸如是序列連接(Serialattached)SCSI以及序列ATA704、705之內部標準IO介面來和機械式磁碟機介接。該混合型儲存控制器使用PCI－EXpreSS/PCI－X/PCI D M A控制器706來組構以及控制外部IO介面控制器的操作，並透過該外部IO介面控制器將IO命令、資料和狀態資訊傳送至主機系統以及從主機系統傳送出來。該PCI－Express/PCI－X/PCI DMA控制器具有主要以及從屬介面，以致於不論是混合型儲存控制器或是外部IO控制器均可啟動DMA交易。為了從該主機傳送IO命令，其中該外部IO控制器是作為DMA從屬，該外部IO控制器於命令階段在IO匯流排709上完成時，中斷該混合型儲存控制器，以便該混合型儲存控制器可透過該混合型儲存控制器PCI－Express/PCI－X/PCI DMA主要介面而從外部IO控制器來讀取收到的IO命令，並將其傳送到位在SRAM 707或是SDRAM 708內的IO命令緩衝器。為了從主機傳送IO命令，其中該外部IO控制器是作為DMA主要，該混合型儲存控制器初期將IO命令緩衝器位在SRAM或SDRAM內的位置指示給外部IO控制器，以致於當命令階段在該IO匯流排上完成時，該外部IO控制器可將所收到的IO命令透過該混合型儲存控制器PCI－Express/PCI－X/PCI DMA從屬介面寫入至位在混合型儲存控制器內的IO命令緩衝器。為了從主機傳送資料或傳送資料到主機處，其中該外部IO控制器是作為DMA從屬，該混合型儲存控制器於IO資料階段係建立在該IO匯流排上時，使用該混合型儲存控制器PCI－Express/PCI－X/PCI DMA主要介面將資料寫入外部IO控制器或是從外部IO控制器讀取資料。為了由主機傳送資料或傳送資料到主機處，其中該外部IO控制器是作為DMA主要，該混合型儲存控制器將資料快取緩衝器位在SRAM或SDRAM內的位置指示給該外部IO控制器，以致於當該IO資料階段已建立在該IO匯流排上時，該外部IO控制器可以使用該混合型儲存控制器PCI－Express/PCI－X/PCI DMA從屬介面來將資料寫入該混合型儲存控制器或是從該混合型儲存控制器讀取資料。資料是被寫入位在SRAM或SDRAM內的資料快取或是從位在SRAM或SDRAM內的資料快取讀取。為了將IO狀態資訊傳送到主機，其中當該外部IO控制器是作為DMA從屬，該混合型儲存控制器使用混合型儲存控制器PCI－Express/PCI－X/PCI DMA主要介面來將IO狀態資訊寫入到該外部IO控制器。該外部IO控制器在該IO匯流排上建立IO狀態階段，並且將IO狀態資訊傳送到主機。為了將IO狀態資訊傳送到主機，其中該外部IO控制器是作為DMA主要，混合型儲存控制器將IO狀態資訊位在SRAM或SDRAM內的位置指示給外部IO控制器，以致於當該IO狀態階段已建立在該IO匯流排上時，該外部IO控制器可以使用該混合型儲存控制器PCI－Express/PCI－X/PCI DMA從屬介面從該混合型儲存控制器處讀取該IO狀態資訊。
第8圖為顯示本發明實施例的第七個範例組構的圖，其中，混合型儲存控制器801是組構成主機系統，其係透過諸如是序列連接介面SCSI 803之內部標準IO儲存介面來和外部儲存裝置802介接，且亦透過諸如是乙太網路804之標準IO網路介面來和網路介接。該外部儲存裝置亦可以是另一個混合型儲存裝置。
第9圖為顯示本發明實施例的第八個範例組構的圖，其中混合型儲存控制器裝置901是組構成從屬裝置，且整合到包含在單一磁碟機包封體內的混合型硬碟中，且透過諸如是序列ATA的標準IO介面來和主機系統介接，並透過低階直接連結和磁碟控制器介接。
第10a圖為顯示根據本發明實施例之儲存系統的非揮發性以及揮發性記憶體組件內的資料結構的圖。第10a圖顯示不同的儲存媒介以及每一個媒介是如何用於儲存以及快取資料、碼以及其它控制資料結構。資料1001是永久儲存在硬碟機1002內之資料的區塊。資料1003是永久儲存在硬碟機1004內之資料的區塊。快閃亦提供資料永久的儲存。在快閃1007內的資料1005是在硬碟機1002內之資料1001的快取部份。在快閃1007內的資料1006是在硬碟機1004內之資料1003的快取部份。與快閃1007以及硬碟機1002和1004相比，SDRAM 1009提供資料更快速的存取儲存。在SDRAM 1009內的資料1008是在快閃1007內之資料1005和1006的快取部份。這些快取部份是最近藉由主機系統(未顯示)從儲存系統1000讀取或寫入到儲存系統1000的。SRAM 1026是最快速存取的儲存裝置，其可用以儲存資料。在圖式中，在SRAM 1026內的資料1024也是在快閃1007內之資料1005的快取部份。在SRAM 1026內的資料1025也是在快閃1007內之資料1006的快取部份。在SRAM 1026內快取的資料可以和在SDRAM 1009 內快取的資料相同的方式來處理。快取的資料是假定為最近或是最常從主機存取的資料。然而，對於非必要夠資格被快取的隨機一次讀取存取而言，也可使用SRAM作為此種讀取資料的暫時儲存。一旦資料傳送到主機後，緩衝器便立即地清空(freed)。因為儲存系統是被管理著，使得由DMA控制器(未顯示)傳送到主機系統/從主機系統傳送，以及傳送到硬碟或快閃/從硬碟或快閃傳送的資料總是在SDRAM或SRAM內被快取。
碼1012代表著可在嵌入式處理器上運行的低階軟體。此碼實作用於管理儲存系統的演算法。“碼：O/S，Apps”,Apps 1013代表著OS核心(kernel)以及應用程式碼。視需要地，可在諸如是Windows，Linux等傳統的O/S下使用另一個嵌入式處理器來執行應用程式。碼1012和1013是永遠地儲存在快閃1007內。由於這些是重要的資訊，備份副本(back-up copy)1016、1017是儲存在硬碟中。FPROM 1015是另一個小容量、非揮發性的儲存媒介，其可用以儲存在啟動(power-up)時所載入的小量的碼1014。然而，啟動時所載入之初期碼亦可從快閃1007所載入。剩餘的碼1012、1013則從快閃1007到SRAM 1026而被分頁(get paged)。IO處理器從SRAM 1026執行碼，除非其是在第一階處理器內部快取(未顯示)中所快取者。因此，該SRAM 1026作為IO處理器的第二階快取。
LBA-Flash-HDD表1010是控制結構，其係在維持資料邏輯區塊位址(LBA)到其在快閃內和在硬碟內之實體位置的映射。快閃媒體快取該硬碟內之資料。除了實體位置外，也有相關於在快閃內之資料的狀態之資訊(是否修改、是否是暫時性的、是否準備重新映射至其它快閃位置、是否準備清回(flushed back)至硬碟)。LBA－Flash－HDD表1010是由IO處理器來維護。更多有關於維護系統邏輯區塊位址到快閃實體區塊位址以及硬碟區塊位址的映射之詳細資料可在申請號為11/450,005的美國專利申請案中找到，該美國專利申請案係在2006年6月08日提出申請，且標題為“Optimized Placement Policy for Solid State Storage Divices”(在下文中稱為專利申請案)在此併入作為參考。最常存取的部份1027是緩衝在SRAM 1026內，SRAM 1026可由IO處理器最快存取。較不常存取的部份1011是緩衝在SDRAM 1009內。在電源切斷(power－down)時，合併這些表1027、1011，且更新的部份則是清回至它們可永久儲存的快閃1007內的表1010。由於這些是重要的資訊，因此備份副本1016儲存在硬碟機內。
LBA－SDRAM表1018、1019延伸LBA－Flash－HDD表以亦包含了資料邏輯區塊位址到其在SDRAM內的位置的映射，因為這些資料區塊是在SDRAM內快取的。除了SDRAM位置外，該表尚具有額外的資訊，其係關於快取資料區塊的狀態(是否修改、是否是暫時性的、是否準備清回硬碟或快閃)。LBA－SDRAM表1018、1019是由IO處理器來維護。最常存取的部份1019是儲存在可由IO處理器最快存取之SRAM 1026內。較不常存取的部份1018是儲存在SDRAM 1009內。由於SDRAM 1009和SRAM 1026是揮發性儲存體，LBA－SDRAM表1018、1019初期為空的，而在當資料區塊從儲存系統讀取或是寫入儲存系統時，才慢慢地建立起來。
暫存緩衝器(scratch buffer)1020是集合性用語，指的是暫時的儲存區，其針對IO處理器在執行時期而緩衝資訊(例如佇列IO命令用於處理的那些緩衝器)，或由OS以及應用程式所使用的暫存記憶體(scratchpad memory)。SRAM 1026以及SDRAM 1009兩者均可用以儲存此種資訊。LBA－SDRAM表1018、1019是僅在執行時期才產生的控制資訊，並且是在SRAM 1026以及SDRAM 1009內使用暫存緩衝器之執行時期資訊的特殊狀況。
DMA指令1021是由IO處理器所產生之執行時期控制資訊的另一組特殊狀況。產生該等DMA指令是提供給DMA控制器來使用。為了回應來自主機系統的讀取/寫入要求，IO處理器針對IO DMA控制器或是PCI－Express/PCI－X/PCI DMA控制器產生DMA指令1021，並將其儲存在SDRAM 1009或SRAM 1026內。當IO處理器傳送資料區塊到SDRAM/從SDRAM傳送資料區塊到快閃時，IO處理器產生DMA指令給快閃DMA控制器。當IO處理器傳送資料到SDRAM/從SDRAM傳送資料到硬碟機時，IO處理器對和該硬碟機連結的IO DMA控制器產生DMA指令。DMA指令包含了到下一指令的鏈結，因此DMA控制器可自動地提取儲存在SDRAM或SRAM內的DMA指令。這些DMA指令包含了在SDRAM內之位置供DMA控制器來提取/儲存資料。
ByteAdr-LBA表1022指的是由PCI-Express/PCI-X/PCI介面DMA控制器所使用之位元組位址查詢表，用以查閱與位元組或字元位址相關聯之區塊位址。CAM 1023則是為此目的而使用的。
第10b圖係顯示根據本發明實施例之用於LBA-Flash-HDD映射表之範例資料結構的圖。在機械式硬碟以及在快閃內之快取位置之資料的真實位置是由嵌入式IO處理器在沒有主機干預下而獨立決定的。例如，若是主機使用邏輯區塊位址或LBA來參考資料，此種LBA會由IO處理器翻譯成實體位置。IO處理器將在硬碟以及快閃內的實體位置最佳化，使得通常或是最近存取的資料會儲存在快閃內，而使其可以最快的方式來存取。此種最佳化的範例係藉由主機來將一致存取的一組LBA分配到在快閃陣列內的不同裝置中，使得該LBA組的部份可同時地存取。主機的存取可加以追蹤，而且利用存取行為來最佳化存取效能。LBA_Flash_HDD表指的是由嵌入式處理器所維護的資料結構，以便將由該主機存取的資料關聯到在快閃以及硬碟內的實體位置，並且對那些最近或是最常存取的資料在快閃陣列內分配其位置。將此類資料放置在快閃內是有利的，因為在快閃與SDRAM之間傳送資料是較在硬碟與SDRAM之間傳送資料來的快。在該表內的每個登錄(entry)將由該主機所定址的一組LBA關聯到關於其在快閃以及硬碟機內的位置的資訊。
在表內所含的資訊再分成快閃重新映射表以及HDD重新映射表。快閃重新映射表包含了快取資料區塊在快閃陣列內之實體位置(實體區塊位址或PBA)的資訊。此一特別的資訊是由IO處理器來使用，以建立DMA指令，該DMA指令是由快閃DMA控制器來加以解譯(interpreted)，以控制快閃裝置或是快閃裝置群。除了目前的實體位置外，該表亦包含了資料的快取狀態的資訊。此資訊指示著在快閃內快取的資料和永久儲存在硬碟機內之對應者(counterpart)是如何的不同。此種資訊包含：是否那組資料尚未儲存在硬碟機內、其是否全部或是部份修改、是否其目前是暫時的，且尚不應准許存取...等。最後，快閃重新映射表亦包含了其它有關於實體快閃區塊之使用的控制資訊。此種資訊決定了資料是否符合移到其它快閃區塊，以延長快閃記憶體的使用年限或是作為最佳化的一部份，以改善由主機對資料的存取。
HDD重新映射表包含了位置資訊(實體區塊位址或PBA)以及其它諸如是HDD使用統計之控制資訊。位置資訊是由IO處理器來加以使用，以建立DMA指令，該DMA指令係由IO DMA控制器加以解譯，以准許其在硬碟機中唯一地定址資料。諸如SCSI或ATA之IO介面通常使用LBA或CHS的定址方案(scheme)，以將在硬碟機內的資料定址。使用統計是關於定址磁碟區或位置的使用頻率以及方式之額外的資訊。此資訊可由IO處理器使用在演算法中，其係將資料分配到磁碟最佳化，並改善主機對資料的存取。對於顯示在第10b圖中用以維持LBA-Flash-HDD映射表之最佳化方法的更多細節可在專利申請案中找到。
第10c圖為顯示根據本發明實施例用於LBA-SDRAM映射表的範例資料結構的圖。若是SRAM以和SDRAM相同的方式也用作為快取時，則LBA-SDRAM表亦適用於在SRAM內的資料。SDRAM/SRAM提供了對主機最快的存取，因此所有由主機寫入的資料均會先緩衝在SDRAM/SRAM內。同時，由主機讀取的資料是先由快閃或硬碟機讀取到SDRAM/SRAM。SDRAM/SRAM表指的是由嵌入式處理器所維護的資料結構，以便將主機資料存取關聯到其在SDRAM/SRAM快取的位置。在表中的每個登錄將一組由主機所定址的LBA關聯到關於其在SDRAM/SRAM內的暫時位置的資訊，以及其在永久儲存器(快閃或是硬碟機)內的原始或是最終位置。一般而言，LBA_SDRAM表包含了資訊，諸如是：在SDRAM/SRAM內之快取資料區塊的位置、諸如是資料區塊之快取狀態的控制資訊等。位置資訊可讓SDRAM DMA控制器或是SRAM控制器來實質地控制SDRAM裝置以及存取資料。快取狀態指示在SDRAM內的快取資料與在快閃內快取的或在硬碟機內儲存的版本相比是如何的不同。快取狀態包括了資訊，諸如是：是否該組資料尚未組構在永久儲存、是否其是完全地或是部份地修改、是否其目前是暫時的，且尚不應予存取等。若是資料得以永久地組構在快閃或是 硬碟機內，在LBA_Flash_HDD表內就有對應的登錄。對於顯示在第10c圖中用以維持LBA-SDRAM映射表之最佳化方法的更多細節可在專利申請案中找到。
第11圖係顯示可應用在如第1、2和3圖所示之本發明實施例之啟動初始化流程。此程序是關於碼的移動以及控制結構和資料的移動和更新。載入到嵌入式處理器內部快取記憶體的初始碼是永久地儲存在諸如在第10a圖內之1015的FPROM中。由IO處理器所執行之碼的初始部份將FPROM內剩餘的碼傳送到SRAM，該SRAM是對IO處理器提供最快速的存取並對IO處理器而言作為是一種二階(level-2)快取之記憶體。由於FPROM是為小容量裝置，用於IO處理器之剩餘的碼以及諸如是OS核心之其它的碼、或是視需要地由另一嵌入式處理器來執行的應用程式是儲存在快閃內。這些碼的部份是被分頁(paged)至SRAM中用於執行。由FPROM載入到SRAM的初始碼包含用於指示快閃DMA控制器來將下一組準備執行的常式(routine)予以分頁的常式。在將碼由FPROM分頁到SRAM的常式後，啟動的初始化亦必須將SDRAM分割成用於快取資料的區域以及用於儲存控制結構的區域。快閃DMA控制器被指示提取控制結構的初始組，例如，將LBA_Flash_HDD表的位置資訊維持在快閃內的控制結構。下一步則是初始化LBA_SDRAM表以指示SDRAM快取區域是空的。在對SDRAM初始化之後，系統已準備好開始正常的操作。在正常操作期間，IO處理器服務來自主機的讀取/寫入要求，以及管理不同的儲存媒介(SRAM、SDRAM、快閃以及HDD)。其它的處理器可執行其它的應用程式。資料在系統內於不同的裝置間傳送時，儲存媒介的管理必須更新至不同的控制結構，並且將此類結構定期地儲存在永久儲存媒介中(快閃以硬碟)。
第12圖為顯示主要可應用於如第5、7和9圖所示之本發明實施例的來自主機電腦系統之區塊讀取命令的流程圖。圖式的左側顯示著主機系統對混合型儲存裝置執行區塊讀取操作的活動。圖式的右側顯示著在混合型儲存裝置內，從主機系統處收到區塊讀取命令時的活動。區塊IO傳送協定(ATA或SCSI)讓儲存裝置佇列所收到的命令，並在延長的時間內以所要求的資料區塊作回應。
混合型儲存裝置藉由使用在SRAM/SDRAM以及硬碟之間的快閃中間快取(flash intermediate cache)來減少回應時間。因為到DMA控制器的指令可加以鏈結，IO處理器可在背景中建立數個此類指令，並將它們鏈結。使用指令鏈結，DMA控制器可自動地由記憶體提取下一個指令，並在沒有來自IO處理器之額外的干預下執行所指派的傳送。一旦從非揮發性儲存(快閃以及硬碟)到揮發性儲存(SRAM/SDRAM)所傳送的資料量達到預定的臨界值，IO介面DMA控制器則啟動以開始將資料區塊傳送到主機系統。區塊讀取命令的狀態資訊在混合型儲存裝置傳送了所要求的資料區塊後才予以送出。
第13圖為顯示主要可應用於如第5、7和9圖所示之本發明實施例的來自主機電腦系統之區塊寫入命令的流程圖。圖式的左側顯示著主機系統對混合型儲存裝置執行區塊寫入操作的活動。圖式的右側顯示著在混合型儲存裝置內，從主機系統處收到區塊寫入命令時的活動。區塊IO傳送協定(ATA或SCSI)讓儲存裝置佇列所收到的命令，並指示何時其準備好從主機系統接收資料區塊。
混合型儲存裝置藉由使用在SRAM/SDRAM以及硬碟之間的快閃中間快取來減少回應時間。因為到DMA控制器的指令可加以鏈結，所以IO處理器可在背景中建立數個此類指令，並將它們鏈結。使用指令鏈結，DMA控制器可自動地由記憶體提取下一個指令，並在沒有來自IO處理器之額外的干預下執行所指派的傳送。如有需要，資料必須從揮發性記憶體(SRAM/SDRAM)清回至快閃。在此狀況下，則啟動快閃DMA控制器以將資料由SRAM/SDRAM處傳送到快閃。如有需要，資料必須從揮發性記憶體(SRAM/SDRAM)清回至硬碟。在此狀況下，則啟動連接至硬碟的IO介面DMA控制器以將資料由SRAM/SDRAM處傳送到硬碟。當在揮發性儲存(SRAM/SDRAM)緩衝器的可用空間達到第二預定的臨界定值時，則啟動IO介面DMA控制器以持續地接收來自主機系統的資料區塊。用於區塊寫入命令的狀態資訊是在混合型儲存系統可寫入所有資料後才加以傳送。
第14圖為顯示透過可應用於顯示在第2和3圖中本發明實施例之系統匯流排而收到之隨機存取位元組讀取要求的流程圖。圖式的左側顯示著連接至系統匯流排之要求裝置的活動。圖式的右側顯示著在混合型儲存裝置內，於收到隨機存取位元組讀取要求時的活動。
給定了要求的讀取資料的位址後，顯示在第1圖的PCI－Express/PCI－X/PCI DMA控制器111可查詢在CAM 112內的位址。若是CAM回覆了位址有效的匹配，則亦由CAM所回覆的登錄索引係對應於含有所要求之讀取資料之SRAM或SDRAM內資料區塊的索引。SRAM 105以及SDRAM 108亦顯示在第1圖。PCI－Express/PCI－X/PCI DMA可將資料區塊索引翻譯成SRAM或SDRAM位址，並繼續讀取資料。然而，若是CAM不回覆有效的匹配時，則表示目前在SRAM或是SDRAM內快取的資料區塊沒有含有所要求的讀取資料。在這種狀況下，PCI－EXpress/PCI－X/PCI DMA控制器會通知顯示在第1圖的IO處理器103並給定位址。其後，IO處理器使用映射表以及在第17圖所顯示的程序來尋找資料，並將資料從快閃或是硬碟傳送到在SRAM或SDRAM內閒置的資料區塊位置。當傳送完成時，IO處理器將所要求的讀取資料位址寫入CAM登錄，該CAM登錄之索引對應於現在含有所要求讀取資料之SRAM或SDRAM內的資料區塊索引。PCI－EXpress/PCI－X/PCI DMA控制器在偵測到有效的CAM匹配時會進行讀取所要求的資料。
第15圖為顯示透過可應用於顯示在第2和3圖中所示之本發明實施例的系統匯流排所收到之隨機存取位元組寫入要求的流程圖。圖式的左側顯示著連結到系統匯流排之要求裝置的活動。圖式的右側顯示著在收到隨機存取位元組寫入要求時，在混合型儲存裝置內的活動。
給定了寫入要求的位址後，顯示在第1圖之PCI－Express/PCI－X/PCI DMA控制器111可在CAM 112內查詢位址。若是CAM 112對該位址回覆了有效的匹配時，亦由CAM所回覆之登錄的索引則對應到在資料可寫入之SRAM或SDRAM內的資料區塊的索引。SRAM 105以及SDRAM 108亦是顯示在第1圖中。PCI－Express/PCI－X/PCI DMA可將資料區塊索引翻譯成SRAM或SDRAM位址，並接受寫入資料，然後再寫入到SRAM或SDRAM。然而，若是CAM並未回覆有效的匹配時，其意謂著目前在SRAM或SDRAM內快取的資料區塊沒有含有可和資料一同寫入的資料位置。在這種狀況下，PCI－Express/PCI－X/PCI DMA控制器應通知顯示在第1圖內的IO處理器103，並給定寫入位址。IO處理器然後進行顯示在第18圖中的程序，以在資料可寫入之SRAM或SDRAM內獲得資料區塊位置。IO處理器將把寫入位址寫入到CAM登錄中，該CAM登錄之索引係對應到在SRAM或SDRAM內的資料區塊索引，而該SRAM或SDRAM目前則含有所要求的寫入資料。PCI－Express/PCI－X/PCI DMA控制器在偵測到有效的CAM匹配時，可進行接受寫入的資料，並將其寫入到SRAM或SDRAM中。
第16圖為顯示根據本發明實施例之DMA傳送的流程圖。圖式的左側顯示著IO處理器在決定其需要去指示DMA控制器以執行DMA傳送時的活動。圖式的右側顯示的是DMA控制器在由IO處理器所啟動以執行資料傳送時的活動。因為DMA指令可加以鏈結，IO處理器可在背景中建立數個此類指令，並將它們加以鏈結。使用指令鏈結，DMA控制器可以自動地由記憶體提取下一個指令，並在沒有來自IO處理器的額外干預下執行所指派的傳送。此流程的執行是作為回應來自主機系統之讀取/寫入要求的部份，或者作為用於不同儲存媒介之管理功能或用於有關DMA傳送的任何其他目的的部份。
第17、18和19圖為顯示可應用在多層儲存系統之基本快取演算法(algorithm)的範例圖式。資料以及控制資訊兩者均在系統內快取。作為是提供給IO處理器最快存取速度的媒介，SRAM對於快取由IO處理器所使用之控制結構而言是理想的對象，諸如亦儲存在SDRAM內之不同的映射表。SRAM亦可作為用於儲存由處理器所執行之碼的二階快取。然而，其亦可作為一種資料快取，以補充SDRAM。在第17、18和19圖中，雖祇提到SDRAM，但亦可使用SRAM來快取資料。資料快取方案係由IO處理器碼來實行，並可程式化，以對系統的應用程式予以最佳化。尤其，顯示在第17、18和19圖中的快取方案顯示了使用SDRAM作為一階資料快取以及使用快閃作為二階資料快取。第17圖是一種高階流程圖，其顯示回應來自主機系統的讀取要求，如何使用以及更新映射表。圖式顯示了選項，其中對於儲存在快閃內之讀取要求的資料尚未準備快取，相反地，其是暫時地儲存在SRAM 1701中。第18圖是一種高階流程圖，其顯示回應來自主機系統的寫入要求，如何使用以及更新映射表。第19圖顯示了將資料清回到HDD以及快取在快閃內資料的程序，上述兩者在當快取滿載(Cache Full)發生時，均可作為在背景程序或是在寫入期間來加以啟動。為了在寫入時最小化快取滿載，在L1表內登錄的最小計量(count)維持著其被替換的合適性，使得寫入要求可立即地被接受。若是對應的資料已被清回至HDD的快閃或是資料區塊己清空時，在L1內的登錄可被替換。在所顯示的方案中，來自連結的主機系統之所有的資料存取要求是由作為一階(L1)快取的SDRAM來讀取以及寫入。快閃作為是二階(L2)快取，以儲存永久存在HDD內資料的某部份的副本。用以決定在L2內快取哪部份的演算法可能為不同。基本的標準可以是儲存那些最近存取的部份。
前述本發明的實施例是作為例示以及解釋。其並非意圖限制本發明於所描述的特定形式。尤其，應考慮到在此所描述之本發明的功能性實作可實作於硬體、軟體、韌體及/或其它可用的功能性組件或是建立區塊，同時該資料儲存系統亦可包括和網路連結的裝置，並且該網路可以是有線、無線或是有線和無線的合併。其它的變化以及實施例在按照上述的教示後當成為可能，因此本發明的範疇並不受限於詳細說明，而是由下列的申請專利範圍來限制。
101．．．混合型儲存裝置
102、201、301、401、501、601、701、801．．．混合型儲存控制器
103、410．．．IO處理器
104、411．．．計算/應用程式處理器
105、707．．．SRAM
106．．．場可程式化ROM
107．．．SDRAM控制器
108．．．SDRAM
109．．．快閃DMA控制器
110．．．快閃裝置、快閃陣列、快閃
111．．．PCI－Express/PCI－X/PCI DMA控制器
112、1023．．．內容可定址記憶體
113、114、402、403、504、505．．．IO儲存介面DMA控制器
115、116、406、407．．．IO網路介面DMA控制器
117．．．電力防護電路
118．．．控制路徑
119、120．．．DMA路徑
202、502、702．．．主機系統
203．．．系統匯流排
204．．．硬碟機
302．．．從屬裝置
303．．．系統匯流排
404、405．．．硬碟陣列
408、409．．．網路
503、709．．．IO匯流排
602、802．．．外部儲存裝置
603、703．．．IO介面控制器
604．．．光纖通道
605．．．乙太網路、混合型儲存控制器PCI－Express/PCI－X/PCI DMA主要介面
606、706．．．PCI－Express/PCI－X/PCI DMA控制器
708．．．SDRAM
704、705．．．序列ATA
803．．．序列連接介面SCSI
804．．．乙太網路
901．．．混合型儲存控制器裝置
1000．．．儲存系統
1001、1003、1005、1006、1008、1024、1025．．．資料
1002、1004．．．硬碟機
1007．．．快閃
1009．．．SDRAM
1010、1011、1027．．．LBA－Flash－HDD表
1012、1013、1014．．．碼
1015．．．FPROM
1016、1017．．．備份副本
1018、1019．．．LBA－SDRAM表
1020．．．暫存緩衝器
1021．．．DMA指令
1022．．．ByteAdr－LBA表
1026．．．SRAM
藉由參考圖示於附圖之實施例，可更特定敘述如發明內容中所概要之本發明，而能詳細了解並達到本發明之上述特徵、優點及目的。
然而，應注意的是，所附圖式僅例示本發明典型的實施例，並且不應視為是其範疇的限制，因本發明可加入其它等效的實施例。
第1圖為顯示根據本發明實施例之組成混合型儲存裝置的組件的圖；第2圖為顯示本發明實施例之範例組構的圖，其中，該儲存系統SOC裝置是組構成從屬裝置，且係透過可以隨機存取的系統匯流排以及諸如是PCI/PCI－X/PCI Express之DMA來和主機系統介接，且亦透過諸如是ATA或是SCSI之標準IO儲存介面來和機械式磁碟機介接；第3圖為顯示本發明實施例之第二個範例組構的圖，其中，該儲存系統SOC裝置是組構成主機系統，其係透過可隨機存取的系統匯流排以及諸如是PCI/PCI－X/PCI Express之DMA來和外部儲存裝置介接；第4圖為顯示本發明實施例之第三個範例組構的圖，其中，該儲存系統SOC是組構成獨立的主機系統，其係透過諸如是SCSI之標準IO儲存介面來和機械式磁碟機介接，且亦透過諸如是乙太網路之標準IO網路介面來和網路介接；第5圖為顯示本發明實施例之第四個範例組構的圖，其中，該儲存系統SOC裝置是組構成從屬裝置，且係透過諸如是光纖通道的內部標準IO來和主機系統介接，且透過諸如是USB之第二標準IO介面來和機械式磁碟機介接； 第6圖為顯示本發明實施例之第五個範例組構的圖，其中，該儲存系統SOC裝置是組構成主機裝置，其係透過諸如是光纖通道的外部標準IO儲存介面來和外部儲存裝置介接，且透過諸如是乙太網路之標準IO網路介面來和網路介接；第7圖為顯示本發明實施例之第六個範例組構的圖，其中，該儲存系統SOC裝置是組構成從屬裝置，且係透過諸如是光纖通道的外部標準IO介面來和主機系統介接，並透過諸如是USB之第二標準IO介面來和機械式磁碟機介接； 第8圖為顯示本發明實施例之第七個範例組構的圖，其中，該儲存系統SOC裝置是組構成主機系統，其係透過諸如是光纖通道的內部標準IO儲存介面來和外部儲存裝置介接，且亦透過諸如是乙太網路之標準IO網路介面來和網路介接； 第9圖為顯示本發明實施例之第八個範例組構的圖，其中，該儲存系統SOC裝置是組構成從屬裝置，且在單一的包封體中整合到機械式磁碟機中，並透過諸如是SCSI之標準IO介面來和主機系統介接，且透過低階直接連結來和磁性磁碟控制器介接；第10a圖為顯示在根據本發明實施例之非揮發性及揮 發性儲存組件內之資料結構的圖；第10b圖為顯示根據本發明實施例之用於LBA-Flash-HDD映射表的範例資料結構的圖；第10c圖為顯示根據本發明實施例之用於LBA-SDRAM映射表的範例資料結構的圖；第11圖為顯示根據本發明實施例之啟動初始化過程流程圖；第12圖為顯示根據本發明實施例之來自主機電腦系統的區塊讀取命令的流程圖；第13圖為顯示根據本發明實施例之來自主機電腦系統的區塊寫入命令的流程圖；第14圖為顯示根據本發明實施例之對混合型儲存裝置的隨機位元組-定址讀取存取的流程圖；第15圖為顯示根據本發明實施例之對混合型儲存裝置的隨機位元組-定址寫入存取的流程圖；第16圖為顯示根據本發明實施例之DMA傳送的流程圖；第17圖為顯示根據本發明實施例之回應讀取要求而更新映射表的流程圖；第18圖為顯示根據本發明實施例之回應寫入要求而更新映射表的流程圖；以及第19圖為顯示根據本發明實施例之回應寫入要求或是啟動來作為背景程序而在資料清理操作期間更新映射表的流程圖。
101．．．混合型儲存裝置
102．．．混合型儲存控制器
103．．．IO處理器
104．．．計算/應用程式處理器
105．．．SRAM
106．．．場可程式化ROM
107．．．SDRAM控制器
108．．．SDRAM
109．．．快閃DMA控制器
110．．．快閃裝置、快閃陣列、快閃
111．．．PCI－Express/PCI－X/PCIDMA控制器
112．．．內容可定址記憶體
113、114．．．IO儲存介面DMA控制器
115、116．．．IO網路介面DMA控制器
117．．．電力防護電路
118．．．控制路徑
119、120．．．DMA路徑

Claims (28)

  1. 一種資料儲存系統，用於在沒有來自外部主機或是用戶端系統的干預下使用一個或多個邏輯位址來儲存以及擷取電腦資料，該資料儲存系統包括：IO處理器，用於控制資料儲存系統的資料輸入或輸出；磁碟機，用於儲存一個或多個區塊的資料，該資料包括從該主機傳送來的資料以及用於該IO處理器的控制資料；非揮發性記憶體機制，用於儲存複數個資料區塊，該資料區塊包括從該主機傳送來的資料、儲存在該磁碟機內之資料的快取部份、以及被該IO處理器所用的控制資料；LBA_Flash_HDD表，用於儲存至少一個邏輯位址，該邏輯位址係映射到該非揮發性記憶體機制的至少一個實體位址及該磁碟機的至少一個實體位址；以及其中，該LBA_Flash_HDD表在沒有從該主機來之干預下致能至該非揮發性記憶體機制之記憶存取。
  2. 如申請專利範圍第1項的資料儲存系統，其中，該LBA_Flash_HDD表是在沒有該主機的干預下，根據該主機之資料存取行為模式而不時的予以更新。
  3. 如申請專利範圍第1項的資料儲存系統，復包括：FAST記憶體機制，用於儲存一個或多個區塊的資料，該資料包含從該主機系統傳送來的資料、儲存在該 非揮發性記憶體機制內之資料的快取部份、以及用於該IO處理器的控制資料；LBA_FAST表，其中，在該LBA_FAST表內查詢該一個或多個邏輯位址中之至少一者，一旦找到後，該邏輯位址係映射到至少一個FAST記憶體位址，以在沒有從該主機來之干預下，提供該邏輯位址與資料之實體位址間之相關(association)，並致能至該資料之存取。
  4. 如申請專利範圍第3項的資料儲存系統，其中，該LBA_FAST表以及該LBA_Flash_HDD表是在沒有從該主機來之干預下，根據該主機之資料存取行為模式而不時的予以更新。
  5. 如申請專利範圍第4項的資料儲存系統，其中，該FAST記憶體機制包含：SDRAM記憶體，用於儲存一個或多個區塊的資料，該資料包括由該主機傳送來的資料、儲存在該非揮發性記憶體機制內之資料的快取部份、用於該IO處理器的控制資料、以及該LBA_FAST表；SRAM記憶體，用於儲存一個或多個區塊的資料，該資料包括用於該IO處理器及用於快取該LBA_FAST表的控制資料；以及其中，在運作期間，該LBA_Flash_HDD表是儲存在該非揮發性記憶體機制內，並在該FAST記憶體機制內被快取，第一快取部份是儲存在該SRAM記憶體內，而含有該LBA_Flash_HDD表之剩餘部份的第二快取部 份是儲存在該SDRAM記憶體內，以及該LBA_Flash_HDD表的副本是儲存在該磁碟機內。
  6. 如申請專利範圍第5項的資料儲存系統，復包括：SDRAM DMA控制器，用於將資料傳送到該SDRAM記憶體或是從該SDRAM記憶體傳送資料出來，該SDRAM DMA控制器回應至少一個DMA指令；非揮發性DMA控制器，用於將資料傳送到該非揮發性記憶體機制及從該非揮發性記憶體機制傳送資料出來，該非揮發性DMA控制器回應至少一個DMA指令；該IO處理器用於準備至少一個DMA指令，該IO處理器使用該LBA_FAST表以及該LBA_Flash_HDD表來，以用於映射該一個或多個邏輯位址；以及其中，儲存在該FAST記憶體機制內之該控制資料復包含至少一個DMA指令。
  7. 如申請專利範圍第5項的資料儲存系統，復包括：主機DMA控制器，用於將資料傳送到該主機或是從該主機將資料傳送出來，主機DMA控制器回應至少一個DMA指令以及用於將該主機介接(interface)於該資料儲存系統；CAM記憶體機制，用於儲存位元組位址查詢表，其中，該主機DMA控制器將資料傳送到該主機以及從該主機傳送資料出來，而不需該IO處理器在該位元組位址查詢表含有用於由該主機所要求之該資料的有效 登錄之情況下準備該DMA指令；以及IO DMA控制器，用於回應至少一個DMA指令而將資料傳送到該磁碟機以及從該磁碟機傳送資料出來；其中，該磁碟機是透過IO介面而耦接至該IO DMA控制器。
  8. 如申請專利範圍第5項的資料儲存系統，復包括：第一IO DMA控制器，用於回應至少一個DMA指令而將資料傳送到該主機以及從該主機電腦傳送資料出來；以及第二IO DMA控制器，用於回應至少一個DMA指令而將資料傳送到該磁碟機以及從該磁碟機傳送資料出來；其中，該主機是耦接至該第一IO DMA控制器；以及其中，該磁碟機是耦接至該第二IO DMA控制器。
  9. 如申請專利範圍第5項的資料儲存系統，復包括：IO DMA控制器機制，用於回應至少一個DMA指令而將資料傳送到該主機及從該主機將資料傳送出來；以及外部匯流排介面DMA控制器機制，用於回應至少一個DMA指令而將資料傳送到該磁碟機及從該磁碟機將資料傳送出來；其中，該主機是耦接至該IO DMA控制器機制；以及 其中，該磁碟機是耦接至該外部匯流排介面DMA控制器機制。
  10. 一種資料儲存媒介，包含用於儲存資料儲存系統之映射資訊的資料結構，該資料儲存系統包括快閃記憶體、SDRAM記憶體、以及SRAM記憶體，該資料結構包括：LBA_Flash_HDD表，包括一個或多個邏輯位址、一個或多個對應的快閃位址、以及一個或多個對應的磁碟機位址；以及LBA_SDRAM表，包括一個或多個邏輯位址、一個或多個對應的SRAM位址、以及一個或多個對應的SDRAM位址；其中，該LBA_Flash_HDD表之工作副本的第一部份是儲存在該SRAM記憶體內，該工作副本的第二部份是儲存在該SDRAM記憶體內；以及其中，該LBA_SDRAM表是儲存在該SDRAM記憶體內，而該LBA_SDRAM表的快取部份是儲存在該SRAM記憶體機制內。
  11. 一種資料儲存系統，用於回應從主機所接收之主機要求(host request)以對大量儲存單元實施記憶體運作，該資料儲存系統包括：用於回應該主機要求而處理程式碼之機制，該機制包含IO處理器；第一非揮發性記憶體DMA控制器，電性耦接至該IO處理器； 第一非揮發性記憶體，電性耦接至該第一非揮發性記憶體DMA控制器且用於儲存第一表及從該主機所傳來之選擇資料，該第一表用於儲存複數個分別映射到至少一個實體記憶體位址之邏輯位址；程式碼，用於將第一邏輯位址映射到該第一非揮發性記憶體內的第一資料位置之實體位址；以及其中，在不需主機干預下，用於處理之該機制於對該第一非揮發性記憶體實施記憶體運作時使用該第一表。
  12. 如申請專利範圍第11項的資料儲存系統，復包括大量儲存DMA控制器，電性耦接到該IO處理器且用於電性耦接到該大量儲存單元；以及其中，該程式碼另用於將該第一邏輯位址映射到該大量儲存單元中的第二資料位置之實體位址。
  13. 如申請專利範圍第12項的資料儲存系統，復包括：第一非揮發性記憶體及第一非揮發性記憶體DMA控制器，該第一非揮發性記憶體DMA控制器係電性耦接至該第一非揮發性記憶體及至該IO處理器；以及其中，該大量儲存單元包含至少一個硬碟。
  14. 如申請專利範圍第13項的資料儲存系統，其中，該第一非揮發性記憶體用於快取該選擇資料儲存於該第一非揮發性記憶體內之部分；以及第二表，用於儲存複數個個別分別映射到至少一個實體位址之邏輯位址，該複數個邏輯位址包含映射到該 第一非揮發性記憶體內的第三資料位置之實體位址之第二邏輯位址；以及其中，用於處理之該機制於對該第一非揮發性記憶體實施記憶體運作時使用該第二表之選擇內容。
  15. 如申請專利範圍第12項的資料儲存系統，復包括：第二非揮發性記憶體；以及其中，該第一非揮發性記憶體用於儲存該第二表，該第二非揮發性記憶體用於快取該第二表之至少一部分；而該第二非揮發性記憶體包含SRAM。
  16. 如申請專利範圍第12項的資料儲存系統，復包括程式碼，用於回應選擇事件以將該第一表之副本儲存至該大量儲存單元內，而用於處理之該機制復包含高速暫存緩衝器(scratch pad buffer)。
  17. 如申請專利範圍第11項的資料儲存系統，其中，用於處理之該機制於對該大量儲存單元實施記憶體運作時使用該第一表之選擇內容。
  18. 如申請專利範圍第17項的資料儲存系統，其中，該第一表之該選擇內容包含該複數個分別映射到至少一個實體位址之邏輯位址。
  19. 如申請專利範圍第12項的資料儲存系統，復包括：主機DMA控制器，用於回應一個或多個DMA指令，以將資料傳送至該主機或將該主機之資料傳送出來；CAM，用於儲存位元組位址查詢表，該主機DMA 控制器回應含有用於由該主機所要求之資料的有效登錄之該位元組位址查詢表，以在沒有該IO處理器準備該DMA指令下，將資料傳送至該主機及將該主機之資料傳送出來；以及IO儲存DMA控制器，用於透過IO介面回應一個或多個DMA指令，以將資料傳送至該大量儲存單元及將該大量儲存單元之資料傳送出來。
  20. 如申請專利範圍第12項的資料儲存系統，復包括：第一IO機制，用於回應至少一個DMA指令，以將資料傳送至該主機及將該主機之資料傳送出來，該第一IO機制用於介接該主機；以及第二IO機制，用於回應至少一個DMA指令，以將資料傳送至該大量儲存單元及將該大量儲存單元之資料傳送出來，該第二IO機制用於介接該大量儲存單元。
  21. 如申請專利範圍第20項的資料儲存系統，其中，該第一及第二IO機制分別包含DMA控制器。
  22. 如申請專利範圍第11項的資料儲存系統，其中，該IO處理器回應該主機要求，而創造DMA指令之鏈結；以及其中，該第一非揮發性記憶體DMA控制器使用該DMA指令之鏈結來將資訊傳送至該第一非揮發性記憶體或將該第一揮發性記憶體之資訊傳送出來。
  23. 如申請專利範圍第12項的資料儲存系統，復包含第二非揮發性DMA控制器，電性耦接到該IO處理器，且用 於耦接到該第二非揮發性記憶體；以及其中，該程式碼另用於將該第一邏輯位址映射到定義於該第二非揮發性記憶體內的第二資料位置之實體位址。
  24. 如申請專利範圍第23項的資料儲存系統，其中，該第一非揮發性記憶體包含快閃記憶體，而該第二非揮發性記憶體包含硬碟；以及其中，該程式碼另用於將該第一邏輯位址映射到定義於該第二非揮發性記憶體內的第二資料位置之實體位址。
  25. 如申請專利範圍第12項的資料儲存系統，復包含第一揮發性記憶體。
  26. 如申請專利範圍第25項的資料儲存系統，復包含第一揮發性記憶體控制器，且其中，該第一揮發性記憶體包含至少一個SRAM。
  27. 如申請專利範圍第26項的資料儲存系統，復包含：匯流排；該第一揮發性記憶體控制器，透過該匯流排電性耦接到該IO處理器；以及其中，該第一揮發性記憶體包含至少一個DRAM且係耦接到該匯流排。
  28. 如申請專利範圍第26項的資料儲存系統，復包含唯讀記憶體。
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