TWI435278B - 電容式指紋積體電路之靜電損害防護結構 - Google Patents

Description

電容式指紋積體電路之靜電損害防護結構

本發明係關於一種電容式指紋積體電路之靜電損害防護結構。

現今，已存在有許多生物特徵辨識技術，其中一者即為起始於早期人工視覺比對的指紋辨識技術。然而，人工操作在今日早已由各種電子方式之影像擷取技術以及高速數位信號處理(DSP，digital signal processing)技術所取代。在所有這些電子方式的指紋感測技術當中，電容式感測技術為一種最具前景的指紋感測技術其技術可藉由利用單片的積體電路晶片而加以實現，具有低功率消耗、高緊密度(compactness)以及零件最小化等等的優點，又可進行低成本的自動晶片封裝。

如圖1所示為一種電容式指紋積體電路(FPIC)元件的示意圖。此積體電路元件包含感測區域、垂直掃描器、水平掃描器、控制單元、以及信號處理電路與數位信號處理單元。此感測區域係由複數個金屬板(即，感測板)之像素(pixel，亦稱為單元)的陣列所構成，這些金屬板可作為感測電極。為了量測使用者的指紋，這些金屬板係設置在靠近此積體電路元件之電路表面的高度，俾能讓使用者的指尖觸碰。每一個金屬板(感測板)分別連接至位於其下方的電容感測電路(例如，像素電路)。在這些金屬板的上方可覆蓋絕緣層(未圖示)，俾能在使用者將指面按壓於此感測區域上時，使此絕緣層與所有金屬板形成電容陣列。由於人體具有一定的導電度，所以對於每一個金屬板而言，手指可扮演共同電極(common electrode)的接地角色，如圖2所示者。圖2顯示電容式指紋積體電路的感測原理及其等效電路，當使用者的指尖按壓在此積體電路的感測區域上時，與指面之凸起紋(紋脊)(ridge)接觸的感測板可感應出明顯高於凹陷紋(或稱紋谷)(valley)的電容值，其因在於凹陷紋區域中存在空氣間隙所致。對於成人而言，此空氣間隙約為150微米，此間隙比面向指面之指紋晶片之鈍化層(絕緣層)的厚度數微米要大得多。此外，空氣的介電常數為此鈍化層之介電常數的幾分之一，因此，凹陷紋電容僅為凸起紋電容的百分之幾。一般而言，成人的指尖具有約150微米的凸起紋與凹陷紋寬度，故具有50微米(500 dpi)之間距的感測陣列理論上即可以充分記錄指面的最細特徵。

儘管上述電容式FPIC有其優點，但因在指紋量測期間，指尖必須直接與感測表面接觸，故在指尖表面上所產生之靜電電荷可能會穿過感測板，而導致元件的潛在靜電損害(ESD)。根據研究報告參看，此種靜電放電可高達20千伏特(kilovolts)。

相較於不需要直接接觸感測IC的光學感測設備，靜電損害所致之缺點會大幅降低使用者採用電容式FPIC的意願。在不具有合適ESD防護方法的情況下，電容式FPIC勢必面臨到商品化的困難。因此，亟需一種可有效提供ESD防護的電容式指紋積體電路。

依照本發明之一實施例，提供一種電容式指紋積體電路之靜電損害防護結構，包含：複數個感測板，形成感測板陣列以界定一感測區域；一第一鈍化層，覆蓋在該感測板上；一圖案化靜電損害防護金屬層，沉積在該第一鈍化層上並且具有一魚骨狀結構；一共同導電層，連接至該魚骨狀結構且在該感測區域上方圍繞，並用以將靜電電荷傳導至外界；一相關之信號處理電路，位於該感測板的下方，並且與該感測板電性連接；以及一第二鈍化層，介設在該感測板與該信號處理電路之間。該魚骨狀結構包含脊(椎)部，該脊部係在該感測板陣列的一第一方向上與該感測板交替排列，該脊部係沿著一第二方向延伸，該第二方向係與該感測板陣列之該第一方向垂直，並且該脊部的至少其中一端係連接至該共同導電層。該脊部具有肋部之陣列，該肋部係從該脊部的兩側沿著該第一方向延伸並且在該第二方向上與該感測板交替排列，該肋部的末端係形成一尖銳狀端點。在相鄰之個別脊部的肋部末端之間存在有一間隙，用以誘發該端點之電場增強效果。

依照本發明之另一實施例，提供一種電容式指紋積體電路之靜電損害防護結構，包含：複數個感測板，形成感測板陣列以界定一感測區域；一第一鈍化層，覆蓋在該感測板上；一圖案化靜電損害防護金屬層，沉積在該第一鈍化層上並且具有一魚骨狀結構；一共同導電層，連接至該魚骨狀結構且在該感測區域上方圍繞，並用以將靜電電荷傳導至外界；一相關之信號處理電路，位於該感測板的下方，並且與該感測板電性連接；以及一第二鈍化層，介設在該感測板與該信號處理電路之間。該魚骨狀結構包含脊部，該脊部係在該感測板陣列的一第一方向上與該感測板交替排列，該脊部係沿著一第二方向延伸，該第二方向係與該感測板陣列之該第一方向垂直，並且該脊部的至少其中一端係連接至該共同導電層。該脊部具有肋部以及棘刺，該肋部係從該脊部的兩側沿著該第一方向延伸並且在該第二方向上與該感測板交替排列，該肋部的末端係形成一尖銳狀端點，該棘刺係從位在該第二方向上之兩肋部之間的脊部的兩側沿著該第一方向延伸。在相鄰之個別脊部的肋部末端之間存在有一間隙，用以誘發該端點之電場增強效果。

本發明之其他實施樣態以及優點可從以下與用以例示本發明原理範例之隨附圖式相結合的詳細說明而更顯明白。此外，為了不對本發明造成不必要的混淆，在本說明書中將不再贅述為人所熟知的元件與原理。

以下，將參考隨附圖式來說明本發明之各種實施例。

依照本發明之一實施例，圖3A顯示電容式指紋積體電路(FPIC)之靜電損害防護結構1的俯視圖；而圖3B顯示圖3A之區域B沿著A-A線所獲得的局部橫剖面圖。如圖3A與圖3B所示，靜電損害防護結構1可包含：複數個感測板(金屬板)3，形成感測板陣列以界定一感測區域；第一鈍化層5，覆蓋在感測板3上；圖案化靜電損害(ESD，electrostatic damage)防護金屬層7，沉積在第一鈍化層5上；共同導電層9，在此感測區域上方圍繞，並用以將靜電電荷傳導至外界；相關之信號處理電路13，位於感測板3的下方並與其電性連接；以及金屬間介電(IMD，inter-metal dielectric)層(或稱第二鈍化層)17，介設在感測板3與信號處理電路13之間。第一厚鈍化層5為具有從約5 μm到約15 μm之厚度的介電材料層。此外，亦能夠沉積可選的第三薄鈍化層11，以覆蓋ESD防護金屬層7與第一鈍化層5。第三薄鈍化層11可具有小於或等於約1 μm的厚度。由於人體具有一定的導電度，所以對於每一個感測板(金屬板)而言，手指可扮演共同電極的角色，因此，第一鈍化層5以及第三鈍化層11亦可稱為金屬間介電(IMD)層。第二鈍化層17的厚度可為2.0 μm以上。信號處理電路13是設置在矽基板15上，離手指接觸面最遠而最具ESD防護性。共同導電層9可或可不與圖案化靜電損害防護金屬層7為同一平面。

此外，為了便於說明圖案化ESD防護金屬層7的結構與排列方式，在圖3A所示之俯視圖中並未顯示第一鈍化層5、第三鈍化層11。吾人可從圖3A清楚地觀察到ESD防護金屬層7具有魚骨狀(fish-bone-like)的特徵結構，而共同導電層9係連接至此魚骨狀結構。此魚骨狀結構包含脊部(spines)71，此脊部係在感測板陣列的第一方向(X方向)上與感測板3交替排列。脊部71係沿著感測板陣列的第二方向(Y方向)延伸，且此脊部的至少其中一端係連接至共同導電層9。第一方向係垂直於第二方向。脊部71可具有肋部(ribs)72。肋部72係從脊部71的兩側沿著感測板陣列的第一方向(X方向)延伸，並且在感測板陣列的第二方向(Y方向)上與感測板3交替排列。

ESD防護金屬層7與用於靜電流放電的共同導電層9係連接至一外部接地電壓。或者，用於靜電流放電的共同導電層9係連接至電源電壓與接地電壓之間的一外部指定電位。

又，如圖3C所示，肋部72的末端可形成尖銳狀端點73。尖銳狀端點(尖端)73的傾角TA可為任意銳角，或小於45°者。相鄰之脊部71的肋部末端不相互接觸或重疊(非連續)，而是其間存在有一間隙RG，例如約10 μm。此間隙容許在肋部之尖銳狀端點73(亦稱為肋部尖端73)的周圍產生電場集中效應(field-concentration effect)，如此可將此間隙附近的電力線誘導至肋部尖端73，而產生較其他區域更大電場強度值。也因此提供引發靜電放電的最佳位置，其原理如同避雷針效應。於是，靜電經由放電肋部通往ESD防護金屬層7並透過共同導電層9而導出至外界。因此，可保護感測板以及位於下方之信號處理電路13等等的元件免於受到靜電損害。

此外，第一厚鈍化層(IMD層)5亦可提供ESD防護。此防護係來自於鈍化層的介電強度、以及令感測陣列板比ESD防護金屬層更遠離靜電源的效果，而且ESD防護金屬層7相對地更靠近感測板3，導致ESD防護能力更為加強。因此，對於電容式FPIC元件的ESD防護能力而言，位於感測板與ESD防護金屬層之間的厚鈍化層極為重要。

然而，較厚的鈍化層亦意謂著較差的感測元件之靈敏度，並且亦意謂著存在於鈍化層中的殘留應力增加，使製程變得較為困難。此種殘留應力會使厚鈍化層處理後之晶圓變得彎曲，難以進行後續的光微影圖案化製程(或通稱黃光製程)。

為解決上述問題，在本發明之實施例中，吾人可藉由特殊的低應力絕緣膜製程來克服第一厚鈍化層5的殘留應力問題。舉例而言，吾人可使用電漿增強化學氣相沉積(PECVD，plasma-enhanced chemical vapor deposition)法所形成的低應力矽氧氮化物(SiO_x N_Y )膜來作為第一厚鈍化層5，此矽氧氮化物膜可例如具有下列特性：介於1.65與1.75之間的折射率、介於6.4與6.8之間的介電常數、以及8H以上的鉛筆硬度(pencil hardness)。本案發明人在經過實驗後發現到，使用此種低應力絕緣膜的製造方法，鈍化層可以沉積到12 μm以上，而仍能維持黃光製程的可行性(process feasibility)。此外，此種低應力SiON絕緣膜的介電常數(6.4~6.8)亦遠高於一般用在IMD層之聚醯亞胺材料的介電常數(2.8~3.2)。第三鈍化層11以及第二鈍化層17亦可使用與第一鈍化層5相同的材料加以製造。

依照本發明之另一實施例，圖4顯示靜電損害防護結構1'的俯視圖。圖4所示之靜電損害防護結構1'係類似於圖3A所示之靜電損害防護結構1，其差異在於：圖4所示之ESD防護金屬層7'的脊部71'之佈局可更包含棘刺(stings)74，此棘刺係從位在第二方向(Y方向)上之兩肋部72'之間的脊部71'的兩側沿著第一方向(X方向)延伸。棘刺74可增加感測板四周之靜電保護點的密度，因此能夠更進一步提升靜電損害防護的效果。此外，棘刺74可或可不與位在其下方的感測板3部分地重疊。各肋部72'的末端亦可形成如圖3C所示的尖銳狀端點73。

以下，將說明依照本發明之靜電損害防護結構的效果。圖5顯示以圖3A之靜電損害防護結構1為例進行ESD防護模擬的模型示意結構圖。其中，將靜電損害防護結構1的感測板3電性連接至下層接地電極(相當於假設忽略信號處理電路的等效電阻之意)，並且將ESD防護金屬層7接地。此ESD防護模擬的測試方法係基於由Heinrich A. Kunz所描述之IEC 61000-4-2標準，AIR MODE測試法。此測試方法係利用探針19，以15000伏特(V)的電壓對一待測物(例如靜電損害防護結構1)進行空氣放電，藉以評估ESD防護的等級。表1顯示用以示範性模擬此測試方法之靜電損害防護結構的幾何及材料參數。

圖6A顯示以作為對比樣品之靜電損害防護結構100進行ESD防護測試的俯視示意圖，其中靜電損害防護結構100係類似於圖3A與圖4所示之靜電損害防護結構1與1'，其差異在於：靜電損害防護結構100之ESD防護金屬層7"為一連續網狀結構，亦即，其不包含非連續的肋部(如圖3A與3C所示之元件72，以及如圖4所示之元件72')，並且亦不包含棘刺(如圖4所示之元件74)。圖6B顯示以圖3A之靜電損害防護結構1進行ESD防護測試的俯視示意圖。圖6C顯示以圖4之靜電損害防護結構1'進行ESD防護測試的俯視示意圖。圖6A-6C之靜電損害防護結構(100、1、以及1')係採用7×7的感測板陣列來作為範例。

圖7A-7D分別顯示作為對比樣品之靜電損害防護結構100之各階層的等強度電場線(equi-field contour)的模擬分佈結果；圖8A-8D分別顯示靜電損害防護結構1之各階層的等強度電場線的模擬分佈結果；以及圖9A-9D分別顯示靜電損害防護結構1'之各階層的等強度電場線的模擬分佈結果。具體而言，圖7A、8A、9A顯示階層1(圖5，第三鈍化層的上表面)的電場模擬結果；圖7B、8B、9B顯示階層2(圖5，ESD防護金屬層的上表面)的電場模擬結果；圖7C、8C、9C顯示階層3(圖5，感測板的上表面)的電場模擬結果；以及圖7D、8D、9D顯示階層4(圖5，感測板的下表面)的電場模擬結果。圖7A-9D係以表1之參數來進行ESD防護的模擬，其分別顯示靜電損害防護結構(100、1、以及1')之各部分的最大電場。

表2顯示以表1之參數來模擬靜電損害防護結構(100、1、以及1')之ESD防護效果的比較結果。

由表2可清楚得知，本發明之電容式指紋積體電路之金屬防護層的特殊佈局確實可有效提供ESD防護，因為在ESD防護金屬層之肋部尖端與棘刺尖端的電場強度會增加，而有利於在這些尖端發生靜電放電的可能性，並由共同導電層將靜電電荷傳導至外界而不致破壞位於下層之感測板及更下層之IC電路元件。

圖10A-10F分別顯示，在不同電壓下，具有依照本發明之靜電損害防護結構之電容式指紋積體電路之ESD的防護效果。圖10A-10F係以圖3A之靜電損害防護結構1來作為範例。在圖10A-10F中，分別顯示6個電容式指紋積體電路樣品(#F4-21、#F4-22、#F4-23、#F4-24、#F4-25、以及#F4-26)所量測的指紋圖案與指紋信號強度分佈圖。測試的過程是在每一電容式指紋積體電路樣品的上方表面，分別以正向與反向之高電壓對9個測試點進行放電。舉例而言，以圖10A為例，先使用+6KV對9個測試點進行放電，然後再使用-6KV對相同的9個測試點進行放電(圖10B-10F亦係使用此種模式進行放電)。

在圖10A-10F中，具有清晰指紋圖案以及雙波峰指紋信號強度分佈的樣品係表示良好未損壞者，而具有單波峰指紋信號強度分佈的樣品雖然亦可歸類為好的，但絕對受到靜電破壞之影響；反之，失效之樣品的指紋圖案與指紋信號強度分佈圖則係呈現完全黑暗(表示無信號)或空白(表示短路)。

於圖10A中，在6個樣品(#F4-21、#F4-22、#F4-23、#F4-24、#F4-25、以及#F4-26)的上方表面，分別以+/-6KV對9個測試點進行放電，其測試結果為：所有樣品皆顯示出良好的完整雙波峰分佈圖以及清晰的指紋圖案，顯然未受ESD影響。

於圖10B中，接著在6個樣品(#F4-21、#F4-22、#F4-23、#F4-24、#F4-25、以及#F4-26)的上方表面，分別以+/-16KV對9個測試點進行放電，其測試結果為：所有樣品皆顯示出良好的雙波峰分佈圖以及清晰的指紋圖案，明顯的通過ESD測試而未被破壞。

於圖10C中，接著在6個樣品(#F4-21、#F4-22、#F4-23、#F4-24、#F4-25、以及#F4-26)的上方表面，分別以+/-17KV對9個測試點進行放電，其測試結果為：除了樣品#F4-21無信號以外，其餘皆為良好未受損壞。

於圖10D中，接著在6個樣品(#F4-21、#F4-22、#F4-23、#F4-24、#F4-25、以及#F4-26)的上方表面，分別以+/-18KV對9個測試點進行放電，其測試結果為：樣品#F4-21恢復為單波峰分佈，樣品#F4-26呈現失效(短路)，而其餘樣品(#F4-22、#F4-23、#F4-24、以及#F4-25)皆呈現單波峰分佈，顯然已開始受到ESD之削弱。

於圖10E中，接著在6個樣品(#F4-21、#F4-22、#F4-23、#F4-24、#F4-25、以及#F4-26)的上方表面，分別以+/-19KV對9個測試點進行放電，其測試結果為：樣品#F4-26呈現失效(短路)，而其餘樣品(#F4-21、#F4-22、#F4-23、#F4-24、以及#F4-25)皆呈現單波峰分佈。

於圖10F中，接著在6個樣品(#F4-21、#F4-22、#F4-23、#F4-24、#F4-25、以及#F4-26)的上方表面，分別以+/-20KV對9個測試點進行放電，其測試結果為：除了樣品#F4-21、#F4-24以外，其餘皆呈現失效(短路)。

吾人可由圖10A-10F得知，本發明之靜電損害防護結構確實具有優異的ESD防護效果，其最低ESD保護強度至少為16KV，亦即，其至少可承受16KV的放電。此外，在這些樣品中的某些樣品甚至可承受17-18KV的放電。上述6個樣品(#F4-21、#F4-22、#F4-23、#F4-24、#F4-25、以及#F4-26)係依序接連承受+/-6KV、+/-16KV、+/-17KV、+/-18KV、+/-19KV、以及+/-20KV的放電；而其第一鈍化層之SiON厚度為6微米。若將厚度增加可預料抗ESD的強度會更加良好。依照本案發明人的實驗結果，此低應力鈍化層厚度可做到12微米以上仍能保持高的製程良率。

因此，依照本發明，吾人可製造出一種電容式指紋積體電路的靜電損害防護結構，其係結合具有魚骨狀結構之ESD防護金屬層與例如SiON之低應力且十分厚的鈍化層等特徵。

雖然本發明已參考較佳實施例及圖式詳加說明，但熟習本項技藝者可瞭解在不離開本發明之精神與範疇的情況下，可進行各種修改、變化以及等效替代，然而這些修改、變化以及等效替代仍落入本發明所附的申請專利範圍內。

1．．．靜電損害防護結構

1'．．．靜電損害防護結構

3．．．感測板

5．．．第一鈍化層

7．．．ESD防護金屬層

7'．．．ESD防護金屬層

7"．．．ESD防護金屬層

9．．．共同導電層

11．．．第三鈍化層

13．．．相關之信號處理電路

15．．．矽基板

17．．．金屬間介電層(第二鈍化層)

19．．．探針

71．．．脊部

71'．．．脊部

72．．．肋部

72'．．．肋部

73．．．尖端

74．．．棘刺

100．．．靜電損害防護結構

在隨附圖式中，相同的元件係以相同的參考符號加以標示，其中：

圖1顯示電容式指紋積體電路(FPIC)元件的示意圖；

圖2顯示電容式指紋積體電路的感測原理及其等效電路；

圖3A顯示依照本發明之一實施例之靜電損害防護結構的俯視圖；

圖3B顯示圖3A之區域B沿著A-A線所獲得的局部橫剖面圖；

圖3C顯示圖3A之區域C的局部放大圖；

圖4顯示依照本發明之另一實施例之靜電損害防護結構的俯視圖；

圖5顯示以圖3A之靜電損害防護結構為例進行ESD防護模擬的模型示意結構圖；

圖6A顯示以作為對比樣品之靜電損害防護結構進行ESD防護測試的俯視示意圖；

圖6B顯示以圖3A之靜電損害防護結構進行ESD防護測試的俯視示意圖；

圖6C顯示以圖4之靜電損害防護結構進行ESD防護測試的俯視示意圖；

圖7A-7D分別顯示作為對比樣品之靜電損害防護結構之各階層的等強度電場線的模擬分佈結果；

圖8A-8D分別顯示圖3A之靜電損害防護結構之各階層的等強度電場線的模擬分佈結果；

圖9A-9D分別顯示圖4之靜電損害防護結構之各階層的等強度電場線的模擬分佈結果；及

圖10A-10F分別顯示，在不同電壓下，具有依照本發明之靜電損害防護結構之電容式指紋積體電路之ESD的防護效果。

1'．．．靜電損害防護結構

3．．．感測板

7'．．．ESD防護金屬層

9．．．共同導電層

71'．．．脊部

72'．．．肋部

74．．．棘刺

Claims (10)

1. 一種電容式指紋積體電路之靜電損害防護結構，包含：複數個感測板，形成感測板陣列以界定一感測區域；一第一鈍化層，覆蓋在該感測板上；一圖案化靜電損害防護金屬層，沉積在該第一鈍化層上並且具有一魚骨狀結構；一共同導電層，在該感測區域上方圍繞，並用以將靜電電荷傳導至外界；一相關之信號處理電路，位於該感測板的下方，並且與該感測板電性連接；及一第二鈍化層，介設在該感測板與該信號處理電路之間，其中該魚骨狀結構包含脊部，該脊部係在該感測板陣列的一第一方向上與該感測板交替排列，該脊部係沿著一第二方向延伸，該第二方向係與該感測板陣列之該第一方向垂直，並且該脊部的至少其中一端係連接至該共同導電層，該脊部具有肋部，該肋部係從該脊部的兩側沿著該第一方向延伸並且在該第二方向上與該感測板交替排列，該肋部的末端係形成一尖銳狀端點，以及在相鄰之個別脊部的肋部末端之間存在有一間隙。
2. 一種電容式指紋積體電路之靜電損害防護結構，包含：複數個感測板，形成感測板陣列以界定一感測區域；一第一鈍化層，覆蓋在該感測板上；一圖案化靜電損害防護金屬層，沉積在該第一鈍化層上並且具有一魚骨狀結構；一共同導電層，在該感測區域上方圍繞，並用以將靜電電荷傳導至外界；一相關之信號處理電路，位於該感測板的下方，並且與該感測板電性連接；及一第二鈍化層，介設在該感測板與該信號處理電路之間，其中該魚骨狀結構包含脊部，該脊部係在該感測板陣列的一第一方向上與該感測板交替排列，該脊部係沿著一第二方向延伸，該第二方向係與該感測板陣列之該第一方向垂直，並且該脊部的至少其中一端係連接至該共同導電層，該脊部具有肋部以及棘刺，該肋部係從該脊部的兩側沿著該第一方向延伸並且在該第二方向上與該感測板交替排列，該肋部的末端係形成一尖銳狀端點，該棘刺係從位在該第二方向上之兩肋部之間的脊部的兩側沿著該第一方向延伸，以及在相鄰之個別脊部的肋部末端之間存在有一間隙。
3. 如申請專利範圍第1或2項所述之電容式指紋積體電路之靜電損害防護結構，更包含：一第三鈍化層，用以覆蓋該靜電損害防護金屬層與該第一鈍化層。
4. 如申請專利範圍第1或2項所述之電容式指紋積體電路之靜電損害防護結構，其中該第一鈍化層具有從5 μm到15 μm的厚度。
5. 如申請專利範圍第3項所述之電容式指紋積體電路之靜電損害防護結構，其中該第三鈍化層具有小於1 μm的厚度。
6. 如申請專利範圍第4項所述之電容式指紋積體電路之靜電損害防護結構，其中該第一鈍化層係由一低應力矽氧氮化物膜所形成，該矽氧氮化物膜係使用電漿增強化學氣相沉積(PECVD，plasma-enhanced chemical vapor deposition)法所製造。
7. 如申請專利範圍第6項所述之電容式指紋積體電路之靜電損害防護結構，其中該矽氧氮化物膜具有介於1.65與1.75之間的折射率、介於6.4與6.8之間的介電常數、以及8H以上的鉛筆硬度(pencil hardness)。
8. 如申請專利範圍第1或2項所述之電容式指紋積體電路之靜電損害防護結構，其中該靜電損害防護金屬層與該共同導電層係連接至一外部接地電壓。
9. 如申請專利範圍第1或2項所述之電容式指紋積體電路之靜電損害防護結構，其中該共同導電層係連接至電源電壓與接地電壓之間的一外部指定電位。
10. 如申請專利範圍第1或2項所述之電容式指紋積體電路之靜電損害防護結構，其中該共同導電層與該圖案化靜電損害防護金屬層為同一平面。