TWI430254B - 顯示裝置 - Google Patents

Description

顯示裝置

本發明關於一種顯示裝置。

由於液晶顯示裝置具有薄型化、輕量化、低耗電量、無輻射污染、且能與半導體製程技術相容等優點，如今已廣泛運用於各式電子產品上，故對其技術及功能要求也越來越高。

液晶分子有一種特性，就是無法操作在某一個固定電壓不變，時間久了，即使電壓取消掉，液晶分子仍會因為其特性被破壞而無法再因應電場的變化來轉動，以形成不同的灰階，而造成面板上有殘留影像。所以每隔一段時間，就必須改變畫素電壓的準位，以避免液晶分子的特性遭到破壞。因此，必須由外部驅動電路提供交替變化的電壓至畫素以供液晶分子旋轉。

為了改善持續地提供二種極性的畫素資料導致的耗能情況，液晶顯示裝置的畫素可內建記憶體來記錄畫素資料。然而，當刷新畫素及其記憶體時，相關的連接導線上會產生一脈衝電流及電壓反彈的現象，這會使得記憶體將暴露於風險中。更嚴重的是，脈衝電流及電壓反彈將影響畫素電容的充放電之時間及電壓，甚至導致畫素資料消失。

因此，提供一種能夠降低面板的耗電量及確保記憶體之穩定性的顯示裝置，正是當前的重要課題之一。

本發明提供一種顯示裝置，能夠降低面板的耗電量，且亦降低於畫素記憶體刷新時所產生之脈衝電流，且有效確保顯示裝置之畫素資料。

本發明之一種顯示裝置包括一顯示單元及複數個刷新單元。顯示單元具有複數顯示區，各具有複數個畫素，各畫素具有至少一記憶體；複數個刷新單元係於不同時間分別控制對應的該等顯示區之畫素之記憶體進行記憶體刷新。

以下將參照相關圖式，說明本發明較佳實施例之顯示裝置，其中相同的元件將以相同的參照符號加以說明。

請參照圖1所示，其為本發明較佳實施例之顯示裝置之一示意圖。顯示裝置1包括顯示單元2及複數刷新單元31、32。顯示單元2具有複數顯示區21、22，各顯示區21、22具有複數個畫素4，各畫素4具有至少一記憶體。

畫素4為圖像顯示之基本單位，其係可為顯示紅色、藍色、或綠色的單位畫素，或是顯示白色的單位畫素。畫素4的記憶體係記錄畫素4所顯示之資料，其係為離散元件，例如是動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)或靜態隨機存取記憶體(Static Random Access Memory,SRAM)等揮發性記憶體。其儲存的資料內容是以數位方式解讀。

顯示區21、22至少分成二群來刷新畫素及其記憶體，不同群顯示區內的畫素及其記憶體是在不同時間來刷新。如此一來，在相關導線上因畫素記憶體刷新而造成的漣波(ripple)會分散於不同時間產生，而且，在單一時間產生的漣波大小也得以降低。

於本實施例中，顯示區21、22係以分為一第一群顯示區21與一第二群顯示區22為例。第一群顯示區21的各顯示區係與第二群顯示區22的各顯示區交錯設置，然其非為限制。

刷新單元31、32係於不同時間分別輸出至少一刷新控制信號組E1、E2至對應的顯示區21、22。舉例來說，畫素刷新控制信號組E1、E2係包含一記憶體取樣信號及一記憶體刷新信號。舉例來說，記憶體取樣信號係控制畫素的記憶體對畫素的液晶儲存電容取樣，刷新信號係控制畫素的記憶體進行記憶體刷新。詳細的內容將於以下說明。

以顯示裝置1為液晶顯示裝置的應用來說，顯示裝置1更包括複數行導線5、複數列導線6、行驅動單元7及列驅動單元8。行導線5及列導線6係與顯示區21、22之畫素4耦接。行驅動單元7與行導線5耦接，並透過行導線5與顯示區21、22之畫素4耦接，列驅動單元8與列導線6耦接，並透過列導線6與顯示區21、22之畫素4耦接。

列驅動單元8係透過列導線6控制畫素4的資料寫入時序，行驅動單元7係透過行導線5將畫素資料寫入至畫素4。寫入的畫素資料係可儲存於畫素4的記憶體或是儲存電容。本實施例之行驅動單元7及列驅動單元8可分別稱為資料驅動電路及掃描驅動電路，而行導線5及列導線6亦可分別稱為資料線及掃描線。

顯示裝置1可具有二種顯示模式，第一種模式是一般模式，畫素4的儲存電容係定期地由行驅動單元7寫入畫素資料，畫素資料包含液晶極性反轉的控制資訊。簡單來說，畫素4要呈現的灰階值是記錄在儲存電容，儲存電容係由行驅動單元7所控制。然而，在這種模式下，全部的驅動電路至少有一部份，例如是行驅動單元7或時序控制單元需記錄畫素4要顯示的畫素資料，使得行驅動單元7能夠持續地對畫素4進行畫素資料的寫入動作。

第二種模式是內建記憶體顯示模式，畫素4要呈現的灰階值是記錄在畫素4內建的記憶體之中，畫素4的儲存電容之電壓值係受控於記憶體而非行驅動單元7。在這種模式下，由於不需要行驅動單元7持續地寫入資料，僅需定期地刷新記憶體，因此這種模式具有較省電的優點，適用於低功耗顯示的應用。在內建記憶體顯示模式下，液晶顯示裝置的畫素電壓仍需交替地改變，俾使顯示區上不會有殘影(image sticking)現象的產生。畫素電壓的交替改變可以無需從行導線5取得新的資料而達到。畫素4係週期性地進行刷新之作動，藉以降低外部驅動元件之時序驅動電路的所需工作頻率，並可將時序驅動電路之功率損耗降到最小。

請參照圖2所示，其係為圖1的畫素之電路圖，畫素之記憶體41係以動態隨機存取記憶體為例，刷新單元係透過取樣導線10及刷新導線11而進行畫素記憶體刷新的控制。

畫素4具有一記憶體41、一開關42、一液晶儲存電容43及輔助儲存電容44，開關42係為電晶體。液晶儲存電容43是由畫素電極與共通電極Vcom所構成，輔助儲存電容44是由畫素電極與輔助電極Va所構成，共通電極Vcom與輔助電極Va通常具有相同的電壓位準。輔助儲存電容44是用來輔助液晶儲存電容43，藉以增強資料儲存能力，其並非是畫素4的必要元件。在一般模式下，列驅動單元8係透過列導線6控制開關42開關與否，藉以控制畫素4的資料寫入時序。當開關42導通時，行驅動單元7係透過行導線5將畫素資料寫入至畫素4的液晶儲存電容43及輔助儲存電容44。

在內建記憶體顯示模式下，記憶體41需進行畫素記憶體刷新方能持續地記錄的資料。

記憶體41具有開關411、412、413以及一電容414，開關411、412、413係為電晶體。

電容414係連接於行導線5與一節點Vs之間，開關411係連接於節點Vs與液晶儲存電容43之間，刷新單元係透過取樣導線10控制開關411導通與否。開關413係連接於開關412與行導線5之間，刷新單元係透過刷新導線11控制開關413導通與否。開關412係連接於開關413與液晶儲存電容43之間，節點Vs係控制開關412導通與否。當開關413導通時，而開關412依據節點Vs之電壓而決定是否對液晶儲存電容43進行放電，此時，行驅動單元7係控制行導線5上之電壓保持於0伏特。

畫素刷新的過程請參考圖3，圖3為進行畫素刷新之一波形圖。

首先，刷新單元係輸出一記憶體取樣信號S於取樣導線10，藉以控制開關411導通，使得節點Vs的電壓會與液晶儲存電容43的畫素電極電壓相等，畫素電極的電壓在圖2中可以節點Vp的電壓來代表。

然後，刷新單元控制開關411不導通，行驅動單元7與列驅動單元8分別輸出高位準信號於行導線5與列導線6，此時，列驅動單元8係控制開關42導通，行驅動單元7輸出的高位準信號會寫入液晶儲存電容43的畫素電壓。

接著，刷新單元係輸出一記憶體刷新信號R於刷新導線11，使得開關413導通，行驅動單元7係控制行導線5上之電壓保持於0伏特。此時，如果節點Vs的電壓係控制開關412導通，則液晶儲存電容43會經由行導線5進行放電，使得節點Vp的電壓會降為0伏特或低位準。

以預設黑的液晶顯示裝置的應用而言，透過前述的刷新機制，對於亮畫素而言，節點Vp的電壓於刷新前後係在負電壓與正電壓交替(例如-5V變為5V或是5V變為-5V)。對於暗畫素而言，節點Vp的電壓於刷新後係仍保持在低位準(0V)，刷新後之電壓等於刷新前之電壓。這樣的畫素刷新機制不僅可以有效地記錄畫素資料，而且也兼顧了液晶極性反轉的特性。

也就是說，畫素的刷新除了刷新記憶體之外，亦對液晶儲存電容進行電壓的極性反轉。

畫素及其記憶體刷新過程可整理為：記憶體取樣信號係先控制記憶體對液晶儲存電容取樣，然後液晶儲存電容進行電壓極性反轉，接著刷新信號控制記憶體進行記憶體刷新。當畫素進行刷新時，行驅動單元與列驅動單元係分別透過行導線及列導線控制對應的畫素的液晶儲存電容進行電壓極性反轉。

然而，由於行導線5仍有些許的薄膜電阻，每當記憶體刷新的時候，這些電阻會抗拒節點Vp的電壓造成畫素記憶體產生電壓反彈。如果全部連接至同一條行導線5的畫素4都同時進行畫素刷新，嚴重的電壓反彈會造成記憶體產生錯誤功能，且可能導致記憶資料流失。

為了改善此現象，連接至同一行導線5之畫素4係分成二群，也就是圖1的顯示區21、22至少分成二群來刷新畫素及其記憶體。

請參照圖4所示，圖4為圖1之顯示裝置之一波形圖。刷新單元31係於一第一時間t1輸出刷新控制信號組E1至第一群顯示區21之畫素4的記憶體41，使得相關畫素4的記憶體41進行刷新，刷新的過程中係在顯示裝置1的行導線5上產生一脈衝電流I1。這個電流比全部同時刷新產生的脈衝電流I小。

刷新完第一群顯示區21之畫素4之後，刷新單元31停止輸出刷新控制信號組E1。然後，刷新單元32係於一第二時間t2輸出刷新控制信號組E2至第二群顯示區22之畫素4的記憶體41，使得相關畫素4的記憶體41進行刷新，刷新的過程中係在顯示裝置1的行導線5上產生一脈衝電流I1。

由於第一群顯示區21及第二群顯示區22係在不同時間進行記憶體刷新，使得產生之脈衝電流I1的大小可大幅減少。各刷新控制信號組E1、E2包含取樣信號S及刷新信號R，畫素的細部刷新過程係如前述圖2與圖3所述，故此不再贅述。

由於不同顯示區之畫素及其記憶體係在不同時間刷新，使得行導線5上因畫素刷新造成的脈衝電流及電壓反彈現象得以分別在不同時間產生，因而可減輕某一時間行導線5的電壓反彈並降低行導線5上產生的脈衝電流，藉以確保畫素4上的資料不會遺失。

另外，畫素的記憶體並非限定為動態隨機存取記憶體，其亦可為靜態隨機存取記憶體。

請參照圖5所示，其為本發明另一態樣顯示裝置之一示意圖。與圖1不同的是，畫素4a之記憶體係靜態隨機存取記憶體，顯示裝置1a更具有二電源線91、92，電源線91、92皆與畫素4a耦接。

當刷新單元31、32於不同時間分別輸出刷新控制信號組E1、E2至對應的顯示區21、22之畫素4a之記憶體時，由電源線91、92傳輸電流至顯示區21、22之畫素4a。

而圖6為圖5的顯示單元2a其中之一畫素4a的電路圖，且畫素4a之記憶體係以靜態隨機存取記憶體為例。

記憶體41a具有複數電晶體構成的二反相器，且二電源線91、92分別設置於記憶體41a之兩側，記憶體41a係藉由二反相器之輸出端與輸入端相互連接形成的閂鎖(Latch)來記憶儲存的資料，電源線91、92係連接至反相器以提供電力至反相器。當刷新畫素4a及其記憶體41a時，畫素4a之儲存電容的畫素電極之電壓極性轉換將會在電源線91、92上產生脈衝電流。由於本實施例之記憶體41a為靜態隨機存取記憶體，其係以電源線91、92對畫素電容進行充放電，因此將於電源線91、92上產生脈衝電流。

另外，二記憶體刷新信號R1、R2係分別由二刷新導線111、112傳輸至二電晶體，再藉上述二電晶體控制對應的畫素4a之記憶體41a進行刷新。記憶體刷新信號R2控制液晶儲存電容經由反相器及電源線92放電、或是經由反相器及電源線91充電，記憶體刷新信號R1藉由將液晶儲存電容與記憶體41a連接而控制記憶體41a改變記憶體41a的反相器的邏輯狀態。也就是說，刷新導線111、112非為同時傳輸記憶體刷新信號R1、R2，舉例來說，畫素4a係先傳輸記憶體刷新信號R2至畫素4a之記憶體41a，再傳輸記憶體刷新信號R1至畫素4a之記憶體41a，以對畫素之記憶體進行刷新。

由於不同顯示區之畫素係在不同時間刷新，使得電源線91、92上因畫素及其記憶體刷新造成的脈衝電流及電壓反彈現象得以分別在不同時間產生，因而可減輕某一時間電源線91、92的電壓反彈並降低電源線91、92上產生的脈衝電流，藉以確保畫素4a上的資料不會遺失。

由於不同顯示區域的畫素4a的刷新控制時序亦如圖4所示，故此不再贅述細節。

請參照圖7所示，其為本發明之再一態樣顯示裝置之示意圖。在本實施例中，顯示裝置1b具有複數刷新單元31、32、33。刷新單元之數目可根據顯示裝置之電路設計及刷新之時間而決定之。

本實施例之顯示單元2b係以具有一第一群顯示區21、一第二群顯示區22及一第三群顯示區23為例。第一群顯示區21、第二群顯示區22及第三群顯示區23分別依序設置，且顯示區21、22、23分別具有複數列之畫素4。本實施例之刷新單元31、32、33係於不同時間分別輸出至少一刷新控制信號組E1、E2、E3至對應的顯示區21、22、23之畫素4之記憶體。

刷新單元31、32、33的信號輸出時序係如圖8所示，刷新單元31、32、33係依序輸出刷新控制信號組E1、E2、E3至對應的顯示區。

刷新單元31係於第一時間t1輸出刷新控制信號組E1至第一群顯示區21，使得行導線5上產生一脈衝電流I2；刷新單元32係於第二時間t2輸出刷新控制信號組E2至第二群顯示區22，則於行導線5上產生脈衝電流I2；刷新單元33係於第三時間t3輸出刷新控制信號組E3至第三群顯示區23，則於行導線5上產生脈衝電流I2。

由於本實施例係藉由不同時間分別傳輸刷新控制信號組E1、E2、E3至第一群顯示區21、第二群顯示區22及第三群顯示區23，使得本實施例所產生之脈衝電流I2的大小大幅小於全部同時刷新畫素所產生的脈衝電流I的大小。由於顯示區21、22、23的記憶體是在不同時間刷新，因而可分散記憶體刷新造成的大量脈衝電流之現象。

請參照圖9所示，其為本發明之刷新單元之一示意圖。刷新單元31具有一緩衝電路311及一延遲電路312，刷新單元32具有一緩衝電路321。本實施例之緩衝電路311、321係為一移位暫存器或一被動元件。

緩衝電路311係根據一控制信號W1輸出刷新控制信號組E1至對應的顯示區之畫素記憶體。延遲電路312係將控制信號W1延遲後輸出控制信號W2至刷新單元32。刷新單元32之緩衝電路321係根據延遲後的控制信號W2輸出刷新控制信號組E2至對應的顯示區之畫素記憶體。

另外，如果刷新單元32還有連接後續的刷新單元33，刷新單元32可設計為具有一延遲電路322，其作用與延遲電路312相同，是將收到的控制信號W2延遲後輸出控制信號W3至另一刷新單元。另一刷新單元33係具有緩衝電路331藉以根據延遲後的控制信號W3輸出另一刷新控制信號組E3至對應的顯示區之畫素。藉此，便可錯開刷新單元輸出刷新控制信號組之時間。

前述實施例之顯示裝置可以是具有穿透式顯示模式及反射式顯示模式之雙模式顯示器。在穿透式顯示模式下，畫素記憶體不運作，行驅動單元與列驅動單元配合將畫素資料寫入液晶儲存電容；在反射式顯示模式下，畫素記憶體係如前述定期地刷新來記錄畫素資料，行驅動單元不會寫入新的畫素資料至畫素。

綜上所述，本發明揭露一種顯示裝置，係藉由複數刷新單元於不同時間分別控制對應的複數顯示區之畫素記憶體進行刷新，例如：於第一時間刷新第一群顯示區之畫素，於第二時間刷新第二群顯示區之畫素，其中第一時間與第二時間為不同之時間。藉此，使得上述顯示區之畫素記憶體於不同時間刷新，且相關連接導線上因畫素刷新造成的脈衝電流及電壓反彈現象得以分別在不同時間產生，因而可減輕某一時間導線的電壓反彈並降低導線上產生的脈衝電流，藉以確保畫素上的資料不會遺失。

以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。

1、1a、1b．．．顯示裝置

10．．．取樣導線

11、111、112．．．刷新導線

2、2a、2b．．．顯示單元

21．．．第一群顯示區

22．．．第二群顯示區

23．．．第三群顯示區

31、32、33．．．刷新單元

311、321、331．．．緩衝電路

312、322．．．延遲電路

4、4a．．．畫素

41、41a．．．記憶體

411、412、413、42．．．開關

414．．．電容

43．．．液晶儲存電容

44．．．輔助儲存電容

5．．．行導線

6．．．列導線

7．．．行驅動單元

8．．．列驅動單元

91、92．．．電源線

E1、E2、E3．．．刷新控制信號組

I、I1、I2．．．脈衝電流

R、R1、R2．．．記憶體刷新信號

S．．．記憶體取樣信號

t1．．．第一時間

t2．．．第二時間

t3．．．第三時間

Va．．．輔助電極

Vcom．．．共通電極

Vs、Vp．．．節點

W1、W2、W3．．．控制信號

圖1為本發明較佳實施例之顯示裝置之示意圖；

圖2為圖1之畫素之電路圖；

圖3為本發明之畫素記憶體刷新之波形圖；

圖4為圖1之顯示裝置之波形圖；

圖5為本發明另一態樣顯示裝置之示意圖；

圖6為圖5之畫素之電路圖；

圖7為本發明再一態樣顯示裝置之示意圖；

圖8為圖7之顯示裝置之波形圖；以及

圖9為本發明之刷新單元之示意圖。

1．．．顯示裝置

2．．．顯示單元

21．．．第一群顯示區

22．．．第二群顯示區

31．．．第一刷新單元

32．．．第二刷新單元

4．．．畫素

5．．．行導線

6．．．列導線

7．．．行驅動單元

8．．．列驅動單元

E1、E2．．．刷新控制信號組

Claims (9)

1. 一種顯示裝置，包括：一顯示單元，具有複數顯示區，各具有複數個畫素，各畫素具有至少一記憶體；以及複數個刷新單元，其係於不同時間分別控制對應的該等顯示區之該等畫素進行刷新，該些刷新單元係於不同時間分別輸出一刷新控制信號組至對應的該等顯示區之該等畫素，該刷新控制信號組包含一記憶體取樣信號及一記憶體刷新信號。
2. 如申請專利範圍第1項所述之顯示裝置，其中該等畫素係分別包含一液晶儲存電容，該記憶體取樣信號係控制該記憶體對該液晶儲存電容取樣，該刷新信號係控制該記憶體進行記憶體刷新。
3. 如申請專利範圍第2項所述之顯示裝置，更包括：複數行導線，與該等顯示區之該等畫素耦接；複數列導線，與該等顯示區之該等畫素耦接；一行驅動單元，與該等行導線耦接；以及一列驅動單元，與該等列導線耦接，其中，當該等畫素進行刷新時，該等行驅動單元與該列驅動單元係分別透過該等行導線及該等列導線控制對應的該等畫素的該等液晶儲存電容進行電壓極性反轉。
4. 如申請專利範圍第1項所述之顯示裝置，其中該些記憶體為動態隨機存取記憶體或靜態隨機存取記憶體。
5. 如申請專利範圍第1項所述之顯示裝置，其中該等顯示區係分為一第一群顯示區與一第二群顯示區，該等刷新單元分別於一第一時間及一第二時間控制該第一群顯示區與該第二群顯示區的該等畫素進行刷新。
6. 如申請專利範圍第5項所述之顯示裝置，其中該第一群顯示區的各顯示區係與該第二群顯示區的各顯示區交錯設置。
7. 如申請專利範圍第1項所述之顯示裝置，其中各刷新單元具有：一緩衝電路，其係根據一控制信號輸出一刷新控制信號組至對應的該等畫素。
8. 如申請專利範圍第7項所述之顯示裝置，其中該緩衝電路為一移位暫存器或一被動元件。
9. 如申請專利範圍第7項所述之顯示裝置，其中至少一刷新單元更具有：一延遲電路，其係將該控制信號延遲後輸出至另一刷新單元。