TWI418988B - 在特定操作模式下可降低功率消耗之晶片系統及其方法 - Google Patents

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Description

在特定操作模式下可降低功率消耗之晶片系統及其方法
本發明係關於一種DDR3晶片，尤指一種可重新指派記憶庫邏輯位址之DDR3晶片及其方法。
雙倍資料傳輸率(Double Data Rate，DDR)的技術使得記憶體可在時脈的上升緣(rising edge)與下降緣(falling edge)同時進行資料傳輸，如此一來，理論上最高資料頻寬與傳輸速率便可在不用增加時脈速度的情況下提昇到兩倍，而DDR3的規格取代DDR2的規格只要是為了降低功率消耗以及增加內部資料頻寬，DDR2使用了四位元的資料預取，而DDR3的規格則是使用了八位元的資料預取，此外，DDR2中邏輯記憶庫的數目是4，而DDR3中邏輯記憶庫的數目則是8。
DDR3晶片可以在X4、X8或X16模式下運作，雖然操作的最大需求頻寬是X8，但為了降低測試成本，DDR3具有一X16頻寬的資料路徑；而該X16頻寬資料路徑的記憶庫位址係採用半記憶庫的架構來指派，亦即每一個記憶庫分成兩個半記憶庫(half bank)，兩個半記憶庫位於晶片上不同半邊；在X4以及X8模式中，只有一個半記憶庫會具有資料線，而該資料線係用來傳送資料至位於該晶片中心的一資料區塊，例如，當傳送至該質料區塊的資料以64位元方式處理時，只有半個晶片被利用到而已，而在X16模式中，會同時從晶片兩個半邊的資料線來傳送資料，因此，傳送至該資料區塊的資料將以128位元方式來處理。
請參照第1圖，第1圖係為習知DDR3晶片100的示意圖，其繪示出記憶庫位址。由第1圖可知，傳統的DDR3晶片100包含有一時脈、一記憶體控制器(為簡潔起見未顯示於圖上)以及八個記憶庫，其中每一記憶庫包含兩個半記憶庫，並排列於DDR3晶片100上不同的地方。如第1圖所示，記憶庫陣列係環繞位在晶片中心之焊墊的周圍。另外，DDR3晶片100另可包含複數個分支(spoke)(亦即，右上分支、右下分支、左上分支與左下分支)，其中每一分支係由四個半記憶庫所共用，舉例來說，右上分支(spoke UR)包含有4個半記憶庫(4U、5U、6U以及7U)，在X4以及X8模式中，因為只有半個晶片被使用，所以當在這些記憶庫之間有連續觸發(toggle)時，沿著該分支區域(spoke region)便會產生較大的電壓降(IR drop)。
本發明之主要目的在於當記憶庫之間有觸發時可用來降低沿著分支區域的電壓降。
在本發明一實施例中，揭露一種在特定操作模式下可降低功率消耗之晶片系統，其包含有一DDR3晶片、一時脈以及一記憶體控 制器。該DDR3晶片包含有：複數個焊墊，係位於該DDR3晶片之中心；以及一記憶庫(bank)陣列，包含有複數個記憶庫，其中每一記憶庫具有一特定邏輯位址且環繞在該複數個焊墊之周圍。該時脈係耦接於該DDR3晶片，用來控制一資料傳輸速率。該記憶體控制器係耦接於該時脈，用以協調資料的傳輸及控制相關記憶體的運作程序，以及用來依據特定操作模式而選擇性地重新指派記憶庫邏輯位址。
在本發明另一實施例中，揭露一種用來在特定操作模式下降低晶片消耗功率之方法，包含有：提供一DDR3晶片，其包含有：複數個焊墊，位於該DDR3晶片之中心，以及一記憶庫(bank)陣列，包含有複數個記憶庫，其中每一記憶庫具有一特定邏輯位址且環繞在該複數個焊墊之周圍；提供一時脈，以控制該DDR3晶片之一資料傳輸速率；以及提供一記憶體控制器，用以協調資料的傳輸以及控制相關記憶體的運作程序，並依據特定操作模式而選擇性地重新指派記憶庫邏輯位址。
在本發明另一實施例中，揭露了一種晶片系統，包含有：一DDR3晶片，具有一記憶庫(bank)陣列，包含有複數個記憶庫，其中每一記憶庫具有一特定邏輯位址；一時脈，耦接於該DDR3晶片，用來控制一資料傳輸速率；以及一記憶體控制器，耦接於該時脈，用來協調資料的傳輸以及控制相關記憶體的運作程序，以及用來依據一特定操作模式而選擇性地重新指派記憶庫邏輯位址。
本發明利用重新指派記憶庫的技術來控制自供應電壓原所汲取的電流量。由於在X16模式下使用了所有的記憶庫，因此當發生在整個晶片上記憶庫之間的觸發時，在該晶片上的分支將不會有電流流過，雖然在X16模式下仍然利用半記憶庫架構(如第1圖所示)來運作，然而在X4以及X8模式皆使用不同的記憶庫架構，本發明主要目的在於利用動態地切換記憶庫重新指派架構來限制晶片的電壓降。
請參照第2圖，第2圖係本發明一實施例中具有重新指派之記憶庫位址之晶片(例如DDR3晶片)200的示意圖。如上所述，記憶庫重新指派架構係在X4以及X8模式下運作，當在X16模式下操作時，該記憶庫位址可以動態地重新指派回到第1圖所示之架構。晶片200中的時脈210會控制晶片200的資料傳輸速率。
如第2圖所示，重新指派記憶庫位址的重新指派架構中，右上分支包含有4以及6兩個記憶庫(4U、4L、6U以及6L)，請注意，習知技術中相對應的這個位置是包含4個記憶庫(4U、5U、6U以及7U)。由於在X4以及X8模式下運作，僅僅利用了每個記憶庫的半個記憶庫，因此僅需要切換兩個記憶庫即可，相較於習知技術需要切換4個記憶庫，本實施例電流流量便減少一半，舉例來說，在X4以及X8模式下，在第1圖中的架構中的右上分支中的每一記憶 庫(4U、5U、6U以及7U)之間會互相觸發，然而，右下分支會閒置(idle)，因此，DDR3晶片便會在沿著右上分支產生一個很大的電壓降，然而，在本發明重新分派記憶庫架構下，只有兩個記憶庫(4U以及6U)被觸發，此外，記憶庫5U必須在記憶庫6U被開啟之前開啟並關閉，因此在這些記憶庫中將不會有直接的觸發，再者，由於記憶庫5U位於右下分支(記憶庫3U也是)，且右上分支及右下分支正在操作中，因此，不會沿著右上分支而產生一個很大的電壓降。同理，左邊(左上分支與左下分支)的操作與右邊(右上分支與右下分支)相似。
如上所述，DDR3晶片利用記憶體控制器220來配對資料相關的過程，主要是因為DDR3晶片係連續地傳送資料訊號而不是同步地傳送資料，因此，記憶庫的重新指派可以由記憶體控制器220來執行，如此一來，在訊號被傳送至記憶庫前便讓訊號繼續傳送至資料線來掌握精確的訊息，當該晶片將要操作在X16模式下時，記憶體控制器220便重新指派記憶庫位址以再回到半記憶庫架構之下。請注意，在X4模式下運作，記憶體控制器係以400MHz來指派記憶庫邏輯位址至相對應的全記憶庫架構，在X8模式下運作，記憶體控制器係以800MHz來指派記憶庫邏輯位址至相對應的全記憶庫架構，而在X16模式下運作，記憶體控制器係以1600MHz來指派記憶庫邏輯位址至相對應的半記憶庫架構。
總之，本發明主要目的在於依據一操作模式來動態地重新指派 記憶庫位址來減少DDR3晶片中的功率消耗。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧DDR3晶片
200‧‧‧晶片
210‧‧‧時脈
220‧‧‧記憶體控制器
第1圖係為習知DDR3晶片的示意圖。
第2圖係本發明一實施例中具有重新指派之記憶庫位址之晶片的示意圖。
200．．．晶片
210．．．時脈
220．．．記憶體控制器

Claims (6)

  1. 一種在特定操作模式下可降低功率消耗之晶片系統，包含有：一DDR3晶片，包含有：複數個焊墊，係位於該DDR3晶片之中心；以及一記憶庫(bank)陣列，包含有複數個記憶庫，其中每一記憶庫係環繞在該複數個焊墊之周圍，並包含兩個半記憶庫，而每一半記憶庫具有一記憶庫邏輯位址；一時脈，耦接於該DDR3晶片，用來控制一資料傳輸速率；以及一記憶體控制器，耦接於該時脈，用來協調傳輸資料以及相關程序，以及用來依據特定操作模式而選擇性地重新指派記憶庫邏輯位址，以使位於同一記憶庫之中的兩個半記憶庫具有相同的記憶庫邏輯位址或不同的記憶庫邏輯位址。
  2. 如申請專利範圍第1項所述之晶片系統，其中該DDR3晶片係可以利用一半記憶庫架構，其中四個記憶庫共用一分支(spoke)，或者利用一全記憶庫架構，其中兩個記憶庫共用一分支；以及該記憶體控制器以400MHz以及800MHz來指派記憶庫邏輯位址至相對應的該全記憶庫架構，以及以1600MHz來指派記憶庫邏輯位址至相對應的該半記憶庫架構。
  3. 一種用來在特定操作模式下降低晶片消耗功率之方法，包含有：提供一DDR3晶片，其包含有： 複數個焊墊，位於該DDR3晶片之中心；以及一記憶庫(bank)陣列，包含有複數個記憶庫，其中每一記憶庫係環繞在該複數個焊墊之周圍，並包含兩個半記憶庫，而每一半記憶庫具有一記憶庫邏輯位址；提供一時脈，以控制該DDR3晶片之一資料傳輸速率；以及提供一記憶體控制器，以調整傳輸資料以及相關程序，並依據特定操作模式而選擇性地重新指派記憶庫邏輯位址，以使位於同一記憶庫之中的兩個半記憶庫具有相同的記憶庫邏輯位址或不同的記憶庫邏輯位址。
  4. 如申請專利範圍第3項所述之方法，其中該DDR3晶片係可以利用一半記憶庫架構，其中四個記憶庫共用一分支(spoke)，或者利用一全記憶庫架構，其中兩個記憶庫共用一分支；以及該方法另包含有：利用該記憶體控制器以400MHz以及800MHz來指派記憶庫邏輯位址至相對應的該全記憶庫架構，以及以1600MHz來指派記憶庫邏輯位址至相對應的該半記憶庫架構。
  5. 一種晶片系統，包含有：一DDR3晶片，具有一記憶庫(bank)陣列，包含有複數個記憶庫，其中每一記憶庫包含兩個半記憶庫，而每一半記憶庫具有一記憶庫邏輯位址；一時脈，耦接於該DDR3晶片，用來控制一資料傳輸速率；以及 一記憶體控制器，耦接於該時脈，用來協調傳輸資料以及相關程序，以及用來依據一特定操作模式而選擇性地重新指派記憶庫邏輯位址，以使位於同一記憶庫之中的兩個半記憶庫具有相同的記憶庫邏輯位址或不同的記憶庫邏輯位址。
  6. 如申請專利範圍第5項所述之晶片系統，其中該DDR3晶片係可以利用一半記憶庫架構，其中四個記憶庫共用一分支(spoke)，或者利用一全記憶庫架構，其中兩個記憶庫共用一分支；以及該記憶體控制器以400MHz以及800MHz來指派記憶庫邏輯位址至相對應的該全記憶庫架構，以及以1600MHz來指派記憶庫邏輯位址至相對應的該半記憶庫架構。
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