TWI410793B - 電腦系統及其基本輸入輸出系統的偵錯方法與開機方法 - Google Patents

Description

電腦系統及其基本輸入輸出系統的偵錯方法與開機 方法

本發明是有關於一種電腦系統，且特別是有關於一種具有多個基本輸入輸出系統的電腦系統及其開機方法。

基本輸出輸入系統(Basic Input Output System，以下簡稱BIOS)通常是儲存在一非揮發性記憶體中，例如快閃記憶體，為載入在電腦硬體系統上的最基本的軟體程式碼。一般來說，BIOS主要的功能包括開機自我測試(Power On Self Test，簡稱POST)、初始化動作、紀錄系統設定值、提供常駐程式庫和載入作業系統。

由於半導體製程的進步，使得電腦系統週邊的硬體更新的速度也愈來愈快。為了使電腦系統能夠辨認這些更新的週邊硬體，BIOS的韌體也需要同步被更新。在實際的更新過程中，BIOS一不小心就會發生毀損的現象。例如，在更新BIOS的過程中，一旦發生突發性斷電的意外，將會導致整個BIOS內容毀壞，而使整個電腦系統無法順利開機。

因此，本發明提供一種基本輸入輸出系統與其偵錯電路，可以在一BIOS受損時，有效地進行BIOS的修復。

本發明也提供基本輸入輸出系統的偵錯方法與電腦系統的開機方法，可以有效地偵測BIOS是否發生錯誤，並且在發生錯誤時能夠適時地進行修復。

本發明提供一種電腦系統，包括一第一BIOS單元、一第二BIOS單元、一匯流排、一檢測單元和一第一延遲單元。檢測單元可以操作性連接匯流排、第一BIOS單元、和第二BIOS單元，以檢測匯流排中的一匯流排訊號。另外，第一延遲單元可以電性連接檢測單元，以於一預設延遲時間後，控制檢測單元檢測匯流排訊號的狀態。藉此，檢測單元可以依據匯流排訊號的狀態來切換成以第一BIOS單元或第二BIOS單元來進行開機。

在一實施例中，本發明更包括緩衝器和反相器。其中，緩衝器可以電性連接檢測單元，以接收輸出端的狀態，並將其送至第一BIOS單元。另外，反相器則可以電性連接緩衝器和第二BIOS單元。藉此，反相器可以在將緩衝器的輸出進行反相後送至第二BOIS單元。

在較佳的實施例中，檢測單元可以利用D型正反器來實現。其中，D型正反器還具有清除端和預設端，而預設端被固定在一電壓準位。

另外，上述的延遲單元電性連接至D型正反器的清除端，並且包括電阻和電容。其中，電阻可以以將D型正反器的清除端電性連接至電壓源。另外，電容則可以將清除端接地。

從另一觀點來看，本發明提供一種基本輸入輸出系統的偵錯方法，可以適用於一電腦系統。本發明之偵錯方法包括執行一電源自我測試，並且在延遲一延遲時間後，檢查一匯流排中的匯流排訊號之狀態。當匯流排訊號的狀態有別於電腦系統在正常開機的匯流排訊號時，則判斷BIOS不正常。

從另一觀點來看，本發明更提供一種電腦系統的開機方法，包括以第一BIOS來執行電腦系統的開機程序，並且在一延遲時間後，檢查匯流排訊號的狀態。當匯流排訊號的狀態有別於電腦系統在正常開機的匯流排訊號時，則以第二BIOS來進行電腦系統的開機程序。

在本發明的實施例中，上述的匯流排訊號可以是在串列週邊介面、少量接腳介面、前端匯流排、或週邊元件互連介面上傳輸的訊號。

由於本發明可以依據BIOS所產生之匯流排訊號的狀態，而判斷BIOS是否正常。因此，本發明可以有效地對BIOS進行偵錯，並且可以在BIOS發生錯誤時利用第二BIOS進行修復。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

圖1繪示依照本發明之一較佳實施例的一種電腦系統的系統方塊圖。請參照圖1，電腦系統100可以包括處理單元(CPU)102、晶片組104、記憶體106、及BIOS模組200。上述處理單元102可以電性連接晶片組104，其中晶片組104包括北橋晶片112和南橋晶片114。上述處理單元102可透過前端匯流排(FSB)與北橋晶片112電性連接，北橋晶片112可透過週邊元件互連介面(PCI)匯流排與南橋晶片114電性連接。此外，北橋晶片112亦電性連接記憶體106。上述處理單元102亦可透過其他匯流排與南橋晶片114電性連接。南橋晶片114則可透過串列週邊介面(SPI)匯流排或少量接腳介面(Low Pin Count，LPC)匯流排與BIOS模組200電性連接。

在本實施例中，所利用到的匯流排包括串列週邊介面、少量接腳介面、前端匯流排、或週邊元件互連介面。在其他實施例中，亦可包括其他匯流排介面。

圖2繪示依照本發明之一較佳實施例的一種BIOS模組的電路方塊圖。有關其說明，敬請一併參照圖1與圖2，本實施例所提供的BIOS模組200，包括第一BIOS單元202、第二BIOS單元204、檢測單元220和延遲單元240。延遲單元240電性連接至檢測單元220，以組成一匯流排訊號檢測電路的部分。在本實施例中，檢測單元220可以利用D型正反器222來實現。D型正反器222具有輸入端D、時序端CLK、清除端CLR、預設端PR和輸出端Q。時序端CLK接收由第一BIOS單元202和第二BIOS單元204所輸出的匯流排訊號，而清除端CLR則可以電性連接延遲單元240。在本實施例中，時序端CLK所偵測的匯流排訊號，其可為串列週邊介面116中的CS#訊號(Hardware signal)。

值得注意的是，在本實施例中，匯流排訊號檢測電路是用以偵測南橋晶片114與第一BIOS單元202及第二BIOS單元204之間的匯流排訊號，例如：CS#訊號。在其他實施例中，匯流排訊號檢測電路亦可偵測其他元件之間的匯流排訊號，例如：處理單元102與北橋晶片112之間的匯流排訊號；處理單元102與南橋晶片114之間的匯流排訊號；北橋晶片112與南橋晶片114之間的匯流排訊號。

為使以下的說明能夠清楚和簡潔，因此在以下的敘述中，皆利用CS#訊號當作檢測單元220所檢測到的匯流排訊號。然而本領域具有通常知識者應當知道，本發明並不以此為限。

請繼續參照圖2，D型正反器222的輸入端D可以透過電阻224電性連接至電壓V1，其例如為＋3.3伏特。另外，預設端PR也可以透過電阻226電性連接至電壓V2，其也可以被設定為＋3.3伏特。在本實施中，D型正反器222的預設端PR具有低態致能的邏輯特性，而在本實施例中，預設端PR是被固定設定為禁能狀態(Disable State)。

在本實施例中，BIOS模組200還可以包括緩衝器228和反相器230。其中，緩衝器228更包括緩衝單元2281,2282與延遲單元2283。緩衝單元2281與檢測單元220電性連接，亦即，緩衝單元2281可以電性連接D型正反器222的輸出端Q。另外，緩衝單元2282分別電性連接緩衝單元2281、延遲單元2283、第一BIOS單元202、及反相器230。上述反相器230的輸出則電性連接第二BIOS單元204。藉此，緩衝器228可以將D型正反器222的輸出端Q的狀態傳送至第一BIOS單元202，反相器230可以將D型正反器222之輸出端Q的狀態反相後，再傳送至第二BIOS單元204。

在本實施例中，延遲單元240和2283都可以利用RC延遲電路來實現。以延遲單元240為例，延遲單元240至少具有電阻242和電容244。電阻242分別電性連接D型正反器222的清除端CLR與電壓源V3，而電容244分別電性連接清除端CLR。在本實施例中，電壓源V3的準位也可以被設定為＋3.3伏特。

為使本領域具有通常知識者能夠確實明瞭本發明的精神，因此以下先就BIOS的結構作一簡單的說明。

圖3繪示一般基本輸入輸出系統的結構圖。請參照圖3，目前的BIOS程式碼大都是存放在非揮發性記憶體中(例如圖2中的第一BIOS單元202和第二BIOS單元204)，其可以包括開機區塊302、固定開機區塊(External Boot Block)304和主系統區塊306。當BIOS在POST的過程中，有許多裝置需要被初始，而這些初始是需要第一BIOS單元202或第二BIOS單元204來透過各個匯流排來傳遞，在這個過程中，各個匯流排會傳輸各種匯流排訊號，而本實施例便是利用匯流排訊號檢測電路來偵測南橋晶片114與第一BIOS單元202及第二BIOS單元204之間的串列週邊介面匯流排的匯流排訊號，例如圖2中的匯流排訊號CS#。

在POST過程中，若是第一BIOS單元202中的BIOS程式碼正常且可正常執行，則電腦系統在正常開機情況下(在POST過程中)，與BIOS執行相關的各個匯流排中訊號波形可以例如圖4A所示。圖4A顯示在正常開機情況下，串列週邊介面匯流排中的CS#訊號波形。

在圖4A中，當BIOS程式碼開始執行時(t0)，匯流排訊號CS#的電壓準位可以從低態電壓VL切換至高態電壓VH，並且會在高態電壓VH和低態電壓VL之間的範圍來回振盪。直至BIOS執行完畢(t1)後，匯流排訊號CS#的電壓準位才會固定在高態電壓VH。當然，在其他實施例中，匯流排訊號的波形可能會因為採用不同的匯流排協定或電路設計，而有所不同。

若是第一BIOS單元202中程式碼(例如開機區塊內的程式碼以及主系統區塊306內的程式碼)損壞的太嚴重，而導致電腦系統無法開機時，則匯流排訊號CS#的波形可能如圖4B所繪示。在圖4B中，匯流排訊號CS#在BIOS開始被執行時(t0)，就會固定在高態電壓VH，而不會來回振盪。

另外，若是固定開機區塊304或主系統區塊306中的一部份程式碼損壞，則電腦系統可能可以正常開機到一定程度，例如，電腦系統在開機5秒後才當機，則匯流排訊號CS#的狀態可以如圖4C所繪示。在圖4C中，匯流排訊號CS#在BIOS開始被執行時(t0)，也會從低態電壓VL切換至高態電壓VH，並且也有可能產生振盪。然而，匯流排訊號CS#的電壓準位，卻會在BIOS還未執行完畢(t1)，就被固定在高態電壓VH。

由上述說明可知，匯流排訊號的波形在電腦系統正常開機情況下與在電腦系統無法正常開機情況下是不同的。基於這個特性，本實施例便是在BIOS開始執行電源自我測試(POST)後，利用延遲單元延遲一預設延遲時間後，開始偵測電腦系統中的其中一個匯流排的匯流排訊號，來判斷目前BIOS是否正常執行。其中，該匯流排是在開機過程中與BIOS執行相關的匯流排。

請回頭參照圖2，當電腦系統開機時，第一BIOS單元202會被啟動，以開始執行POST。此時，D型正反器222的預設端PR的狀態為禁能(Disable)，而清除端CLR在延遲單元240產生RC延遲效應的情況下，還是處於低態的情形。由於在本實施例中，清除端CLR具有低態致能的特性，因此D型正反器222在電腦剛開機時，其輸出端D的狀態為低態。

在經過一段延遲時間後，延遲單元240中的電容244會充電到一臨界值，使得清除端CLR也被禁能。此時，D型正反器222的輸出端Q的狀態，則是依據匯流排訊號CS#的狀態來決定。特別的是，電容244充電到臨界值的時間，就是所謂的延遲時間，其可以設計成略大於如圖3中之開機區塊302的BIOS程式碼所需的時間。在一些實施例中，延遲單元240的延遲時間可以是200ms，而延遲單元2283的延遲時間可以是400ms。其中，延遲單元240的延遲時間是用以決定檢測單元220開始檢測匯流排訊號的時間點，延遲單元2283的延遲時間是用以決定，多久時間後，始予以讓正反器222之輸出端Q，傳遞至BIOS單元202,204。

以下則提出幾類的狀況，來說明BIOS模組200在電腦系統開機經過延遲時間後的運作情形。

狀況1 圖5A繪示D型正反器之輸出端在狀態1的波形圖。請合併參照圖2和圖5A，在電腦系統剛開機時(t0)，D型正反器222之輸出端Q的狀態為低態VL(由於清除端CLR被致能)。在經過延遲時間P1後，在t2時，清除端CLR被禁能。此時，若是第一BIOS單元202的內容完全正常，則本實施例的匯流排訊號CS#的狀態就可以如圖4A所繪示，而使得D型正反器222會將輸入端D的狀態從輸出端Q輸出。換句話說，輸出端Q的狀態會從低態轉態成高態。此時，第一BIOS單元202就可以維持運作的狀態。另外，反相器230將輸出端Q的狀態經過的反相後，會輸出低態的邏輯訊號，導致第二BIOS單元204持續被禁能。

狀況2 圖5B繪示D型正反器之輸出端在狀態2的波形圖。請合併參照圖2和圖5B，若是第一BIOS單元202的資料有毀損，則D型正反器222所偵測到的匯流排訊號CS#的狀態就可能如圖4B或圖4C所繪示。也就是說，即使當清除端CLR的狀態在t2時，從低態切換至高態，而由於時序端CLK所接收的匯流排訊號CS#沒有振盪，因此輸出端Q的狀態還是維持在低態。此時，第一BIOS單元202會被禁能。相對地，反相器230在將輸出端Q的狀態經過反相處理後，會輸出低態的訊號給第二BIOS單元204，導致第二BIOS單元204被致能，並且執行一回復程序(Recovery Process)(以下將有詳細地說明)。

回頭再來看狀況1，若是在經過延遲時間後，時序端CLK所接收的匯流排訊號CS#有振盪，代表至少第一BIOS單元202中開機區塊沒有發生資料的損毀。然而，錯誤的資料雖然沒有發生在開機區塊中，但仍有可能發生在例如圖3中的固定開機區塊304或是主系統區塊306中。因此，在一些實施例中，當要執行固定開機區塊304或是主系統區塊306中的程式碼時，會執行一檢查和的動作。詳細地說，就是分別將固定開機區塊304和主系統區塊306中的程式碼加總，並且可以獲得一和值(Check Sum)。

當固定開機區塊304以及主系統區塊306中程式碼其中任一的和不等於對應的預設值時，則第一BIOS例如圖1中的南橋晶片114就可以致能一控制訊號，而導致D型正反器222的輸出Q從高態轉回低態。此時，第一BIOS單元202會被禁能，而第二BIOS單元204則會被致能，並且可以執行回復程序。

相對地，若是固定開機區塊304以及主系統區塊306中程式碼的和都等於對應的預設值時，則代表第一BIOS單元202內的固定開機區塊304和主系統區塊306都沒有發生資料毀損的情形。因此，電腦系統就可以利用第一BIOS單元202完成開機程序。

圖6繪示依照本發明之一較佳實施例的一種回復主基本輸入輸出系統的步驟流程圖。請合併參照圖1、圖2和圖6，當第二BIOS單元204被致能而需要執行一回復程序時，可以先如步驟S602所述，將第二BIOS單元204內的程式碼藉由匯流排介面116，並且透過晶片組104而複製到記憶體106內的記憶區。接著，第二BIOS單元204可以被禁能，而第一BIOS單元202則可以被致能，就如步驟S604所述。

在第二BIOS單元204複製到記憶區的程式碼內，具有一回復程式。因此，本實施例的回復程序還包括在記憶區內執行此回復程式，也就是步驟S606。此時，本實施例就可以如步驟S608所述，將存放在記憶區內的程式碼複製到第一BIOS單元202內，以回復第一BIOS單元202的資料。而在一些實施例中，當第一BIOS單元202完成資料回復的程序後，可以使電腦系統100重新開機。

將以上的說明作一整理，本發明較佳實施例在圖7中提供了一種電腦系統之開機方法的步驟流程。請參照圖7，當一電腦系統開機時，可以如步驟S702所述，先執行一第一BIOS之開機區塊內的程式碼，以執行電源自我測試，而電腦系統中的匯流排會開始傳輸相關匯流排訊號。另外，本實施例可以如步驟S704所述，在一延遲時間後檢查上述的匯流排訊號(例如：CS#訊號)之狀態是否正常。其中，延遲時間可以是略大於執行開機區塊所需要的時間。

若是在延遲時間後，發現匯流排訊號的狀態有別於正常開機情況下的匯流排訊號，例如被固定在一電壓準位(如圖4B或4C所繪示)，則執行步驟S706，就是禁能第一BIOS，並且致能一第二BIOS。藉此，本實施例就可以如步驟S708所述，利用第二BIOS來對第一BIOS進行一回復程序，就如圖6所揭露的程序。另外，當第一BIOS的資料備回復後，可以如步驟S710所述，重新啟動電腦系統，並且再重複執行S702等步驟。

相對地，若是在執行步驟S704時，發現匯流排訊號的狀態為正常，例如其電壓準位是在一範圍內振盪時，則代表開機區塊的資料應該沒有毀損。此時可以進行步驟S712，就是進一步檢查第一BIOS內之固定開機區塊之程式碼和，以及主系統區塊的程式碼和是否都等於對應的預設值。

只要第一BIOS內之固定開機區塊之程式碼和，以及主系統區塊的程式碼和有任一不等於對應的預設值時，則代表固定開機區塊或是主系統區塊內的程式碼發生錯誤。此時，就可以執行S706等步驟。反之，若是第一BIOS內之固定開機區塊之程式碼和，以及主系統區塊的程式碼和都等於對應的預設值時，則進行步驟S714，就是執行固定開機區塊和主系統區塊內的程式碼，以完成電腦系統的開機程序。

綜上所述，由於本發明較佳實施例可以在一延遲時間後檢查匯流排訊號的狀態，以及對固定開機區塊和主系統區塊進行檢查和的程序，因此本發明可以精確地檢測BIOS是否發生錯誤。另外，由於本發明還具有第二BIOS，因此當第一BIOS發生錯誤時，可以迅速地利用第二BIOS進行回復，而增加了回復程序的便利性。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．電腦系統

102．．．處理單元

104．．．晶片組

106．．．記憶體

112．．．北橋晶片

114．．．南橋晶片

116．．．匯流排介面

200．．．BIOS模組

202、204．．．BIOS單元

220．．．檢測單元

222．．．D型正反器

224、226、242．．．電阻

228．．．緩衝器

230．．．反相器

240．．．延遲單元

244．．．電容

302．．．開機區塊

304．．．固定開機區塊

306．．．主系統區塊

CLK．．．時序端

CLR．．．清除端

CS#．．．匯流排訊號

D．．．輸入端

P1．．．延遲時間

PR．．．預設端

Q．．．輸出端

t0、t1、t2．．．時間點

V1、V2、V3、VL、VH．．．電壓

S602、S604、S606、S608．．．回復主基本輸入輸出系統的步驟流程

S702、S704、S706、S708、S710、S712、S714．．．電腦系統之開機方法的步驟流程

圖1繪示依照本發明之一較佳實施例的一種電腦系統的系統方塊圖。

圖2繪示依照本發明之一較佳實施例的一種BIOS模組的電路方塊圖。

圖3繪示一般基本輸入輸出系統的結構圖。

圖4A－4C繪示匯流排訊號的波形圖。

圖5A繪示D型正反器之輸出端在狀態1的波形圖。

圖5B繪示D型正反器之輸出端在狀態2的波形圖。

圖6繪示依照本發明之一較佳實施例的一種回復主基本輸入輸出系統的步驟流程圖。。

圖7繪示依照本發明之一較佳實施例的一種電腦系統之開機方法的步驟流程圖。

114．．．南橋晶片

116．．．匯流排介面

200．．．BIOS模組

202、204．．．BIOS單元

220．．．檢測單元

222．．．D型正反器

224、226、242．．．電阻

228．．．緩衝器

230．．．反相器

240．．．延遲單元

244．．．電容

CLK．．．時序端

CLR．．．清除端

CS#．．．匯流排訊號

D．．．輸入端

PR．．．預設端

Q．．．輸出端

Claims (7)

1. 一種電腦系統，包括：一第一基本輸入輸出系統單元；一第二基本輸入輸出系統單元；一匯流排；一檢測單元，操作性連接該匯流排、該第一基本輸入輸出系統單元、及該第二基本輸入輸出系統單元，以檢測該匯流排中的一匯流排訊號；一第一延遲單元，電性連接該檢測單元，以於一預設延遲時間後，控制該檢測單元檢測該匯流排訊號的狀態，使得該檢測單元依據該匯流排訊號的狀態來切換成以該第一基本輸入輸出系統單元或該第二基本輸入輸出系統單元來進行開機；一緩衝器，分別電性連接該檢測單元與該第一基本輸入輸出系統單元及該第二基本輸入輸出系統單元之間，以接收該檢測單元之一狀態，並將其送至該第一基本輸入輸出系統單元；以及一反相器，電性連接該緩衝器和該第二基本輸入輸出系統單元，以將該緩衝器的輸出進行反相後再送至第二基本輸入輸出系統單元。
2. 如申請專利範圍第1項所述之電腦系統，其中該檢測單元具有一第一端、一第二端、及該第三端，該第一端耦接一第一電壓，該第二端操作性連接該匯流排，以接收該匯流排訊號，該第三端分別操作性連接該第一基本輸入 輸出系統單元與該第二基本輸入輸出系統單元，使得該檢測單元可依據該匯流排訊號的狀態，而將該第一端的狀態從該第三端輸出至該第一基本輸入輸出系統單元和該第二基本輸入輸出系統單元。
3. 如申請專利範圍第1項所述之電腦系統，其中該檢測單元還具有一預設端和一清除端，該清除端與該第一延遲單元電性連接，該預設端被禁能。
4. 如申請專利範圍第1項所述之電腦系統，其中該第一延遲單元包括：一電阻，分別電性連接該清除端與一電壓源；以及一電容，分別電性連接該清除端與接地。
5. 如申請專利範圍第1項所述之電腦系統，其中該緩衝器更包括一第一緩衝單元、一第二緩衝單元、及一第二延遲單元，該第一緩衝單元與該檢測單元電性連接，該第二緩衝單元分別電性連接該第一緩衝單元、該第二延遲單元、該第一基本輸入輸出系統單元、及該反相器。
6. 如申請專利範圍第1項所述之電腦系統，其中當該匯流排訊號的狀態有別於正常開機的匯流排訊號時，該檢測單元輸出一輸出信號至該第一基本輸入輸出系統單元，以失能該第一基本輸入輸出系統單元，使得該電腦系統能以該第二基本輸入輸出系統單元來開機。
7. 如申請專利範圍第1項所述之電腦系統，其中該匯流排為串列週邊介面、少量接腳介面、前端匯流排、或週邊元件互連介面。