TWI406075B - 液晶顯示面板、畫素陣列基板及其畫素結構 - Google Patents

Description

液晶顯示面板、畫素陣列基板及其畫素結構

本發明係關於一種液晶顯示面板、畫素陣列結構以及其畫素結構。

一般而言，液晶顯示面板具有重量輕、功率消耗少以及低輻射等等的優點，因此，液晶顯示面板已廣泛地應用於市面上多種可攜式資訊產品，例如筆記型電腦(notebook)以及個人數位助理(personal digital assistant，PDA)等商品。當進行液晶顯示面板之驅動時，因其中之液晶分子固定在一角度太久，會造成液晶分子產生形變慣性，使液晶顯示面板無法轉換畫面，因此為了避免降低液晶顯示面板之顯示品質，一般會使用極性反轉的驅動方式。

一般極性反轉的驅動方式可區分為圖框反轉(frame inversion)、列反轉(row inversion)、行反轉(column inversion)以及點反轉(dot inversion)等方式。請參考第1圖，第1圖為習知液晶顯示面板利用點反轉之驅動方式所顯示之白色垂直條狀圖案的子畫素極性排列示意圖。如第1圖所示，習知液晶顯示面板10包括複數個呈矩陣方式排列之子畫素12。各行之子畫素12分別依序為顯示紅色、綠色與藍色之子畫素，且一紅色子畫素(12R)、一相鄰之綠色子畫素(12G)與一相鄰之藍色子畫素(12B)係構成一畫素18。當液晶顯示面板10係利用點反轉之驅動方式來驅動時，位於同一列之子畫素12的極性排列係為正極性14與負極性16交替依序排列，且位於同一行之子畫素12的極性排列亦為正極性14與負極性16交替依序排列。

並且，當液晶顯示面板進行白色垂直條狀圖案之測試時，位於同一列之畫素係呈現一亮一暗交替排列之畫面，且位於同一行之畫素係呈同時亮或同時暗之畫面。於此驅動方式中，位於第一列已開啟的紅色子畫素與藍色子畫素皆具有正極性，且位於第一列已開啟的綠色子畫素則具有負極性。其中，子畫素之極性係由各子畫素之畫素電極的電壓相較於共通電壓來做判定，當子畫素的極性為正極性時，畫素電極的電壓係大於共通電壓，且畫素電極係處於高位準。反之，畫素電極的電壓係小於共通電壓，且畫素電極係處於低位準。

請參考第2圖，第2圖為第1圖位於第一列之紅色子畫素/藍色子畫素之畫素電極的電壓與綠色子畫素之畫素電極的電壓之時序示意圖。如第1圖與第2圖所示，位於同一列中，當具有正極性14之子畫素12數量較具有負極性16之子畫素12的多時，即表示提供至紅色子畫素12與藍色子畫素12的資料訊號Vd位於高位準，而提供至綠色子畫素12之資料訊號Vd位於低位準，共通電壓Vcom的大小容易受到提供至紅色子畫素12與藍色子畫素12之資料訊號Vd影響而往高位準的電壓偏移，使驅動紅色子畫素12/藍色子畫素12之畫素電壓差變小，而使驅動綠色子畫素12之畫素電壓差增加。進一步造成紅色子畫素12/藍色子畫素12所顯示出的灰階較低，而綠色子畫素12所顯示出的灰階較高。因此，當液晶顯示面板10利用點反轉之驅動方式來進行白色垂直條狀圖案的測試時，液晶顯示面板10會產生偏綠色之畫面。有鑒於此，解決產生偏綠色畫面之問題實為業界努力之目標。

本發明之目的之一在於提供一種液晶顯示面板、畫素陣列基板及其畫素結構，以解決上述產生偏綠色畫面之問題。

為達上述之目的，本發明提供一種畫素結構，設置於一基板上。基板上具有一第一子畫素區、一第二子畫素區以及一第三子畫素區。畫素結構包括複數條資料線、一掃描線、一第一上側子畫素、一第二上側子畫素、一第三上側子畫素、一第一下側子畫素、一第二下側子畫素、一第三下側子畫素、一第一共通線以及一第二共通線。資料線包括一第一資料線、一第二資料線、一第三資料線、一第四資料線、一第五資料線以及一第六資料線。第一資料線位於第一子畫素區之一側，且第二資料線與第三資料線位於第一子畫素區與第二子畫素區之間。第四資料線與第五資料線位於第二子畫素區與第三子畫素區之間，且第六資料線位於第三子畫素區之一側。掃描線與資料線交錯，且掃描線穿越第一子畫素區、第二子畫素區與第三子畫素區。第一上側子畫素、第二上側子畫素以及第三上側子畫素分別位於第一子畫素區、第二子畫素區以及第三子畫素區內之掃描線之一上側，且電性連接至掃描線。第一上側子畫素係與第一資料線電性連接，第二上側子畫素係與第四資料線電性連接，且第三上側子畫素係與第五資料線電性連接。第一下側子畫素、第二下側子畫素以及第三下側子畫素分別位於第一子畫素區、第二子畫素區以及第三子畫素區內之掃描線之一下側，且電性連接至掃描線。第一下側子畫素與第二資料線電性連接，第二下側子畫素係與第三資料線電性連接，且第三下側子畫素係與第六資料線電性連接。第一共通線穿越第一上側子畫素、第二上側子畫素以及第三上側子畫素，並與資料線部份重疊。第一共通線與第一資料線之間形成一第一上側耦合電容，第一共通線與第二資料線之間形成一第二上側耦合電容，第一共通線與第三資料線之間形成一第三上側耦合電容，第一共通線與第四資料線之間形成一第四上側耦合電容，第一共通線與第五資料線之間形成一第五上側耦合電容，第一共通線與第六資料線之間形成一第六上側耦合電容，其中第三上側耦合電容小於第二上側耦合電容，且第五上側耦合電容小於第四上側耦合電容。第二共通線穿越第一下側子畫素、第二下側子畫素以及第三下側子畫素，並與資料線部份重疊。

為達上述之目的，本發明提供一種畫素陣列基板。畫素陣列基板包括一基板、複數個第一畫素結構以及複數個第二畫素結構。基板上定義有複數個第一畫素區與複數個第二畫素區。第一畫素區與第二畫素區以矩陣方式排列，且於同一列或同一行中，各第一畫素區係與各第二畫素區依序交替排列。各第一畫素區與各第二畫素區內分別定義有一第一子畫素區、一第二子畫素區以及一第三子畫素區。第一畫素結構與第二畫素結構係設置於基板上。各第一畫素結構分別設於各第一畫素區內，且各第二畫素結構分別設於各第二畫素區內。各第一畫素結構與各第二畫素結構分別包括複數條資料線、一掃描線、一第一上側子畫素、一第二上側子畫素、一第三上側子畫素、一第一下側子畫素、一第二下側子畫素、一第三下側子畫素、一第一共通線以及一第二共通線。資料線包括一第一資料線、一第二資料線、一第三資料線、一第四資料線、一第五資料線以及一第六資料線。第一資料線位於第一子畫素區之一側，且第二資料線與第三資料線位於第一子畫素區與第二子畫素區之間。第四資料線與第五資料線位於第二子畫素區與第三子畫素區之間，且第六資料線位於第三子畫素區之一側。掃描線與資料線交錯，且掃描線穿越第一子畫素區、第二子畫素區與第三子畫素區。第一上側子畫素、第二上側子畫素以及第三上側子畫素分別位於第一子畫素區、第二子畫素區以及第三子畫素區內之掃描線之一上側，且電性連接至掃描線。於各第一畫素結構中，第一上側子畫素係與第一資料線電性連接，第二上側子畫素係與第四資料線電性連接，且第三上側子畫素係與第五資料線電性連接。於各第二畫素結構中，第一上側子畫素係與第二資料線電性連接，第二上側子畫素係與第三資料線電性連接，且第三上側子畫素係與第六資料線電性連接。第一下側子畫素、第二下側子畫素以及第三下側子畫素分別位於第一子畫素區、第二子畫素區以及第三子畫素區內之掃描線之一下側，且電性連接至掃描線。於各第一畫素結構中，第一下側子畫素與第二資料線電性連接，第二下側子畫素係與第三資料線電性連接，且第三下側子畫素係與第六資料線電性連接。於各第二畫素結構中，第一下側子畫素與第一資料線電性連接，第二下側子畫素係第四資料線電性連接，且第三下側子畫素係與第五資料線電性連接。第一共通線穿越第一上側子畫素、第二上側子畫素以及第三上側子畫素，並與資料線部份重疊。第一共通線與第一資料線之間形成一第一上側耦合電容，第一共通線與第二資料線之間形成一第二上側耦合電容，第一共通線與第三資料線之間形成一第三上側耦合電容，第一共通線與第四資料線之間形成一第四上側耦合電容，第一共通線與第五資料線之間形成一第五上側耦合電容，第一共通線與第六資料線之間形成一第六上側耦合電容，其中於各第一畫素結構中，第三上側耦合電容小於第二上側耦合電容，且第五上側耦合電容小於第四上側耦合電容。第二共通線穿越第一下側子畫素、第二下側子畫素以及第三下側子畫素，並與資料線部份重疊。

為達上述之目的，本發明提供一種液晶顯示面板。液晶顯示面板包括一第一基板、複數個第一畫素結構、複數個第二畫素結構、一第二基板以及一液晶層。第一基板上定義有複數個第一畫素區與複數個第二畫素區。第一畫素區與第二畫素區以矩陣方式排列，且於同一列或同一行中，各第一畫素區係與各第二畫素區依序交替排列。各第一畫素區與各第二畫素區內分別定義有一第一子畫素區、一第二子畫素區以及一第三子畫素區。第一畫素結構與第二畫素結構係設置於第一基板上。各第一畫素結構分別設於各第一畫素區內，且各第二畫素結構分別設於各第二畫素區內。各第一畫素結構與各第二畫素結構分別包括複數條資料線、一掃描線、一第一上側子畫素、一第二上側子畫素、一第三上側子畫素、一第一下側子畫素、一第二下側子畫素、一第三下側子畫素、一第一共通線以及一第二共通線。資料線包括一第一資料線、一第二資料線、一第三資料線、一第四資料線、一第五資料線以及一第六資料線。第一資料線位於第一子畫素區之一側，且第二資料線與第三資料線位於第一子畫素區與第二子畫素區之間。第四資料線與第五資料線位於第二子畫素區與第三子畫素區之間，且第六資料線位於第三子畫素區之一側。掃描線與資料線交錯，且掃描線穿越第一子畫素區、第二子畫素區與第三子畫素區。第一上側子畫素、第二上側子畫素以及第三上側子畫素分別位於第一子畫素區、第二子畫素區以及第三子畫素區內之掃描線之一上側，且電性連接至掃描線。於各第一畫素結構中，第一上側子畫素係與第一資料線電性連接，第二上側子畫素係與第四資料線電性連接，且第三上側子畫素係與第五資料線電性連接。於各第二畫素結構中，第一上側子畫素係與第二資料線電性連接，第二上側子畫素係與第三資料線電性連接，且第三上側子畫素係與第六資料線電性連接。第一下側子畫素、第二下側子畫素以及第三下側子畫素分別位於第一子畫素區、第二子畫素區以及第三子畫素區內之掃描線之一下側，且電性連接至掃描線。於各第一畫素結構中，第一下側子畫素與第二資料線電性連接，第二下側子畫素係與第三資料線電性連接，且第三下側子畫素係與第六資料線電性連接。於各第二畫素結構中，第一下側子畫素與第一資料線電性連接，第二下側子畫素係第四資料線電性連接，且第三下側子畫素係與第五資料線電性連接。第一共通線穿越第一上側子畫素、第二上側子畫素以及第三上側子畫素，並與資料線部份重疊。第一共通線與第一資料線之間形成一第一上側耦合電容，第一共通線與第二資料線之間形成一第二上側耦合電容，第一共通線與第三資料線之間形成一第三上側耦合電容，第一共通線與第四資料線之間形成一第四上側耦合電容，第一共通線與第五資料線之間形成一第五上側耦合電容，第一共通線與第六資料線之間形成一第六上側耦合電容，其中於各第一畫素結構中，第三上側耦合電容小於第二上側耦合電容，且第五上側耦合電容小於第四上側耦合電容。第二共通線穿越第一下側子畫素、第二下側子畫素以及第三下側子畫素，並與資料線部份重疊。第二基板與第一基板相對設置，且液晶層設置於第一基板與第二基板之間。

為達上述之目的，本發明另提供一種畫素結構，設置於一基板上。基板上具有一第一子畫素區、一第二子畫素區以及一第三子畫素區。畫素結構包括複數條奇數資料線、複數條偶數資料線、一掃描線、一第一上側子畫素、一第二上側子畫素、一第三上側子畫素、一第一下側子畫素、一第二下側子畫素、一第三下側子畫素、一第一共通線以及一第二共通線。奇數資料線包括一第一資料線、一第三資料線以及一第五資料線，且分別位於第一子畫素區、第二子畫素區以及第三子畫素區之一側。偶數資料線包括一第二資料線、一第四資料線以及一第六資料線，且分別位於第一子畫素區、第二子畫素區以及第三子畫素區之另一側。掃描線設置於基板上，並與資料線交錯，且掃描線穿越第一子畫素區、第二子畫素區與第三子畫素區。第一上側子畫素、第二上側子畫素以及第三上側子畫素分別位於第一子畫素區、第二子畫素區以及第三子畫素區內之掃描線之一上側，其中第一上側子畫素係與掃描線以及第一資料線電性連接，第二上側子畫素係與掃描線以及第四資料線電性連接，且第三上側子畫素係與掃描線以及第五資料線電性連接。第一下側子畫素、第二下側子畫素以及第三下側子畫素，分別位於第一子畫素區、第二子畫素區以及第三子畫素區內之掃描線之一下側，其中第一下側子畫素與掃描線以及第二資料線電性連接，第二下側子畫素係與掃描線以及第三資料線電性連接，且第三下側子畫素係與掃描線以及第六資料線電性連接。一第一共通線，穿越第一上側子畫素、第二上側子畫素以及第三上側子畫素，並與資料線部份重疊。第一共通線與各奇數資料線之間形成一第一上側耦合電容，且第一共通線與各偶數資料線之間形成一第二上側耦合電容，其中第一上側耦合電容小於第二上側耦合電容。第二共通線穿越第一下側子畫素、第二下側子畫素以及第三下側子畫素，並與資料線部份重疊。

本發明之畫素結構提供電性連接至第一上側子畫素之第一上側耦合電容與電性連接至第三上側子畫素之第五上側耦合電容小於電性連接至第二上側子畫素之第四上側耦合電容，使用於顯示綠色之第二上側子畫素對共通電壓之影響較用於顯示紅色之第一上側子畫素與用於顯示藍色之第三上側子畫素為大，因此當第一上側子畫素與第三上側子畫素之極性不同於第二上側子畫素之極性時，畫素結構可藉由調整第一上側耦合電容、第四上側耦合電容以及第五上側耦合電容，而具有一致的畫素電壓，以解決畫素結構之子畫素偏綠化之問題。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第3圖，第3圖為本發明一子畫素的等效電路示意圖。如第3圖所示，本發明之子畫素100係電性連接至一掃描線102以及一資料線104，並且子畫素100包括一電晶體106以及一畫素電極(未示於第3圖)。畫素電極係電性連接至電晶體106之汲極，且電晶體106之源極電性連接至資料線104，而電晶體106之閘極電性連接至掃描線102。並且，畫素電極與共通電極108以及共通線110重疊耦合，使畫素電極與共通線110之間耦合有一儲存電容112，畫素電極與共通電極108之間耦合有一液晶電容114。資料線104、掃描線102、共通線110以及電晶體106係位於畫素陣列基板上，且共通電極108位於彩色濾光片基板上。此外，電晶體106之汲極與掃描線102之間耦合有一閘極-汲極之間的耦合電容116，且資料線104與掃描線102之間耦合有一閘極-源極之間的耦合電容118。資料線104與陣列基板之共通線110之間耦合有一陣列基板側之資料線104-共通線110之間的耦合電容120，且資料線104與彩色濾光片基板之共通電極108之間另耦合有一彩色濾光片基板側之資料線104-共通電極108之間的耦合電容122。由此可知，當電晶體106接收到一掃瞄訊號而開啟時，資料訊號亦會透過電晶體106而提供至畫素電極。此時，由於資料線104與共通線110或共通電極108之間具有耦合電容，亦即陣列基板側之資料線104-共通線110之間的耦合電容120、彩色濾光片基板側之資料線104-共通電極108之間的耦合電容122、儲存電容112以及液晶電容114，因此共通線110與共通電極108上之電壓會受到資料訊號的影響而產生偏移。

因此，為了改善因極性不平衡所產生偏綠色畫面之問題，本發明係於不改變彩色濾光片基板側之資料線104-共通電極108之間的耦合電容122、儲存電容112以及液晶電容114之情況下，藉由分別調整陣列基板側之資料線104-共通線110之間的各耦合電容120的大小，使單一畫素區內紅色子畫素、綠色子畫素與藍色子畫素電性連接至不同資料線104-共通線110之間的耦合電容120。藉此，紅色子畫素、綠色子畫素與藍色子畫素得以具有相同大小之畫素電壓，進而解決偏綠色畫面之問題。

請參考第4圖，第4圖為本發明第一較佳實施例之液晶顯示面板之剖面示意圖。如第4圖所示，液晶顯示面板130包括一第一基板、一第二基板與一液晶層，例如是一畫素陣列基板132、一彩色濾光片基板134以及一液晶層136。畫素陣列基板132係與彩色濾光片基板134相對設置，且液晶層136設於畫素陣列基板132與彩色濾光片基板134之間。

為了清楚說明本較佳實施例之畫素陣列基板，請參考第5圖，第5圖為本發明第一較佳實施例之畫素陣列基板之上視示意圖。如第5圖所示，畫素陣列基板132包括一基板138、複數個第一畫素結構140以及複數個第二畫素結構142。基板138上定義有複數個第一畫素區144與複數個第二畫素區146，且第一畫素區144與第二畫素區146以矩陣方式排列。於同一列或同一行中，各第一畫素區144係與各第二畫素區146依序交替排列，其中各第一畫素區144與各第二畫素區146內分別定義有一第一子畫素區148、一第二子畫素區150以及一第三子畫素區152，且第一子畫素區148、第二子畫素區150與第三子畫素區152沿著一第一方向154a依序排列。各第一畫素結構140係設於各第一畫素區144內之基板138上，且各第二畫素結構142係設於各第二畫素區150內之基板138上。第一畫素結構140與第二畫素結構142分別包括複數條資料線156、一掃描線158、複數個子畫素160、一第一共通線162以及一第二共通線164。此外，於本較佳實施例中，第一子畫素區148例如包括一紅色子畫素區，第二子畫素區150例如包括一綠色子畫素區，第三子畫素區152例如包括一藍色子畫素區。但不以此為限，第一子畫素區148、第二子畫素區150或第三子畫素區152亦可為紅色子畫素區、綠色子畫素區與藍色子畫素區之任一者或為其他顏色之子畫素區，使第一子畫素區148、第二子畫素區150以及第三子畫素區152之組合可顯示出白色。

請參考第6圖與第7圖，第6圖為本發明第一較佳實施例之第一畫素結構之上視示意圖，第7圖為本發明第一較佳實施例之第二畫素結構之上視示意圖。如第6圖與第7圖所示，於第一畫素結構140與第二畫素結構142中，子畫素160包括一第一上側子畫素160a、一第二上側子畫素160b、一第三上側子畫素160c、一第一下側子畫素160d、一第二下側子畫素160e、一第三下側子畫素160f，且各子畫素160包括一子畫素電極166以及一電晶體168。第一上側子畫素160a與第一下側子畫素160d設於第一子畫素區148內，用於顯示出紅色。第二上側子畫素160b與第二下側子畫素160e設於第二子畫素區150內，用於顯示出綠色。第三上側子畫素160c與第三下側子畫素160f設於第三子畫素區152內，用於顯示出藍色。

掃描線158與資料線156交錯，且沿著第一方向154a設置於基板138上。掃描線158穿越第一子畫素區148、第二子畫素區150與第三子畫素區152，使第一上側子畫素160a、第二上側子畫素160b以及第三上側子畫素160c分別位於第一子畫素區148、第二子畫素區150以及第三子畫素區152內之掃描線158之一上側，且使第一下側子畫素160d、第二下側子畫素160e以及第三下側子畫素160f分別位於第一子畫素區148、第二子畫素區150以及第三子畫素區152內之掃描線158之一下側。並且，掃描線158電性連接至第一上側子畫素160a、第二上側子畫素160b、第三上側子畫素160c、第一下側子畫素160d、第二下側子畫素160e以及第三下側子畫素160f之電晶體168的閘極。

資料線156沿著一第二方向154b設置於基板138上，且資料線156包括一第一資料線156a、一第二資料線156b、一第三資料線156c、一第四資料線156d、一第五資料線156e以及一第六資料線156f。第一資料線156a位於第一子畫素區148之一側，且第二資料線156b與第三資料線156c位於第一子畫素區148與第二子畫素區150之間。第四資料線156d與第五資料線156e位於第二子畫素區150與第三子畫素區152之間，且第六資料線156f位於第三子畫素區152之一側。

此外，第一共通線162穿越第一上側子畫素160a、第二上側子畫素160b以及第三上側子畫素160c，並與各資料線156部份重疊，使第一共通線162與第一資料線156a之間形成一第一上側耦合電容198a，第一共通線162與第二資料線156b之間形成一第二上側耦合電容198b，第一共通線162與第三資料線156c之間形成一第三上側耦合電容198c，第一共通線162與第四資料線156d之間形成一第四上側耦合電容198d，第一共通線162與第五資料線156e之間形成一第五上側耦合電容198e，第一共通線162與第六資料線156f之間形成一第六上側耦合電容198f。第二共通線164穿越第一下側子畫素160d、第二下側子畫素160e以及第三下側子畫素160f，並與各資料線156部份重疊，使第二共通線164與第一資料線156a之間形成一第一下側耦合電容199a，第二共通線164與第二資料線156b之間形成一第二下側耦合電容199b，第二共通線164與第三資料線156c之間形成一第三下側耦合電容199c，第二共通線164與第四資料線156d之間形成一第四下側耦合電容199d，第二共通線164與第五資料線156e之間形成一第五下側耦合電容199e，第二共通線164與第六資料線156f之間形成一第六下側耦合電容199f。

於第一畫素結構140中，第一上側子畫素160a之電晶體166的汲極電性連接至第一資料線156a，第二上側子畫素160b電性連接至第四資料線156d之電晶體166的汲極，且第三上側子畫素160c電性連接至第五資料線156e之電晶體166的汲極。第一下側子畫素160d電性連接至第二資料線156b之電晶體166的汲極，第二下側子畫素160e電性連接至第三資料線156c之電晶體166的汲極，且第三下側子畫素160f電性連接至第六資料線156f之電晶體166的汲極。

當液晶顯示面板開始顯示時，第一資料線156a、第三資料線156c以及第五資料線156e係分別傳送一具有一第三極性，例如：正極性，之顯示訊號至相對應之子畫素160，且第二資料線156b、第四資料線156d以及第六資料線156f係傳送一具有一第四極性，例如：負極性，之顯示訊號至相對應之子畫素160，其中第三極性相反於第四極性。因此，於第一畫素結構140中，第一上側子畫素160a、第三上側子畫素160c以及第二下側子畫素160e分別具有一第一極性，例如：正極性，且第三極性相同於第一極性。第二上側子畫素160b、第一下側子畫素160d以及第三下側子畫素160f具有一第二極性，例如：負極性，且第四極性相同於第二極性，其中第一極性係與第二極性相反。

於第二畫素結構142中，第一上側子畫素160a係與第二資料線156b電性連接，第二上側子畫素160b係與第三資料線156c電性連接，且第三上側子畫素160c係與第六資料線156f電性連接。第一下側子畫素160d與第一資料線156a電性連接，第二下側子畫素160e係與第四資料線156d電性連接，且第三下側子畫素160f係與第五資料線156e電性連接。當液晶顯示面板開始顯示時，第二畫素結構142之第一上側子畫素160a、第三上側子畫素160c以及第二下側子畫素160e分別具有第二極性，且第二上側子畫素160b、第一下側子畫素160d以及第三下側子畫素160f具有第一極性。

值得注意的是，於本較佳實施例之第一畫素結構140中，第三上側耦合電容198c小於第二上側耦合電容198b，且第五上側耦合電容198e小於第四上側耦合電容198d。第三上側耦合電容198c係相同於第五上側耦合電容198e，且第二上側耦合電容198b相同於第四上側耦合電容198d。並且，第三下側耦合電容199c大於第二下側耦合電容199b，且第五下側耦合電容199e大於第四下側耦合電容199d。第三下側耦合電容199c係相同於第五下側耦合電容199e，且第二下側耦合電容199b相同於第四下側耦合電容199d。第一下側耦合電容199a係大於第一上側耦合電容198a，且第六上側耦合電容198f大於第六下側耦合電容198f。第一下側耦合電容199a係相同於第六上側耦合電容198f，且第一上側耦合電容198a係相同於第六下側耦合電容199f。

此外，於本較佳實施例之第二畫素結構142中，第三上側耦合電容198c大於第二上側耦合電容198b，且第五上側耦合電容198e大於第四上側耦合電容198d。第三上側耦合電容198c係相同於第五上側耦合電容198e以及第一畫素結構140之第三下側耦合電容199c與第五下側耦合電容199e，且第二上側耦合電容198b相同於第四上側耦合電容198d以及第一畫素結構140之第二下側耦合電容199b與第四下側耦合電容199d。第三下側耦合電容199c小於第二下側耦合電容199b，且第五下側耦合電容199e小於第四下側耦合電容199d。第三下側耦合電容199c係相同於第五下側耦合電容199e以及第一畫素結構140之第三上側耦合電容198c與第五上側耦合電容198e，且第二下側耦合電容199b相同於第四下側耦合電容199d以及第一畫素結構140之第二上側耦合電容198b與第四上側耦合電容198d。第一上側耦合電容198a係大於第一下側耦合電容199a，且第六下側耦合電容199f大於第六上側耦合電容198f。第一上側耦合電容198a係相同於第六下側耦合電容199f，且第一下側耦合電容199a係相同於第六上側耦合電容198f。

由此可知，本較佳實施例之第一畫素結構提供電性連接至第一上側子畫素之第一上側耦合電容與電性連接至第三上側子畫素之第五上側耦合電容小於電性連接至第二上側子畫素之第四上側耦合電容，使用於顯示綠色之第二上側子畫素對共通電壓之影響較用於顯示紅色之第一上側子畫素與用於顯示藍色之第三上側子畫素為大，因此當第一上側子畫素與第三上側子畫素之極性不同於第二上側子畫素之極性時，本較佳實施例可藉由調整第一上側耦合電容、第四上側耦合電容以及第五上側耦合電容，使各第一畫素結構之上側子畫素之畫素電壓一致，以解決第一畫素結構之上側子畫素偏綠化之問題。同理，藉由調整第二下側耦合電容、第三下側耦合電容以及第六下側耦合電容可解決第一畫素結構之下側子畫素偏綠化之問題。並且，本較佳實施例之第二畫素結構可藉由調整第二上側耦合電容、第三上側耦合電容以及第六上側耦合電容來解決上側子畫素偏綠化之問題，且藉由調整第一下側耦合電容、第四下側耦合電容以及第五下側耦合電容來解決下側子畫素偏綠化之問題。

另外，值得注意的是，本較佳實施例之第一畫素結構藉由提供第一下側耦合電容大於第一上側耦合電容，以補償因降低第一上側耦合電容所造成之第一資料線負載改變，進而避免第一上側子畫素顯示異常。同理，第四上側耦合電容可藉由第四下側耦合電容來補償，且第五上側耦合電容可藉由第五下側耦合電容來補償，以避免第一上側子畫素、第二上側子畫素與第三上側子畫素顯示異常。並且，第二下側耦合電容、第三下側耦合電容以及第六下側耦合電容可分別藉由第二上側耦合電容、第三上側耦合電容以及第六上側耦合電容來補償。第二畫素結構之第一下側耦合電容、第四下側耦合電容、第五下側耦合電容、第二上側耦合電容、第三上側耦合電容以及第六上側耦合電容可分別藉由第一上側耦合電容、第四上側耦合電容、第五上側耦合電容、第二下側耦合電容、第三下側耦合電容以及第六下側耦合電容來補償。

為了清楚說明各耦合電容之結構，本較佳實施例將各上側耦合電容以及各上側耦合電容之結構歸納為四種結構，分別設於區域A、B、C、D中。請參考第8圖至第11圖，且一併參考第5圖。第8圖為第5圖中區域A之放大示意圖，第9圖為第5圖中區域B之放大示意圖，第10圖為第5圖中區域C之放大示意圖，且第11圖為第5圖中區域D之放大示意圖。如第5圖所示，各第一畫素結構140之第二上側耦合電容198b、第三上側耦合電容198c、第四上側耦合電容198d以及第五上側耦合電容198e與各第二畫素結構142之第二下側耦合電容199b、第三下側耦合電容199c、第四下側耦合電容199d以及第五下側耦合電容199e係位於區域A中。各第一畫素結構140之第二下側耦合電容199b、第三下側耦合電容199c、第四下側耦合電容199d以及第五下側耦合電容199e與各第二畫素結構142之第二上側耦合電容198b、第三上側耦合電容198c、第四上側耦合電容198d以及第五上側耦合電容198e係位於區域B中。各第一畫素結構140之第一下側耦合電容199a以及第六上側耦合電容198f與各第二畫素結構142之第一上側耦合電容198a以及第六下側耦合電容199f係位於區域C中。各第一畫素結構140之第一上側耦合電容198a以及第六下側耦合電容199f與各第二畫素結構142之第一下側耦合電容199a以及第六上側耦合電容198f係位於區域D中。

為了清楚描述耦合電容於區域A中之結構，以下說明係以第一畫素結構之第二上側耦合電容與第三上側耦合電容為例。如第5圖與第8圖所示，第一畫素結構140位於區域A之第三上側耦合電容198c具有一凹口170，且凹口170設置於第三資料線156c中，用於調整第一共通線162與第三資料線156c之一重疊面積，以控制第三上側耦合電容198c之耦合電容值。位於區域A中之第二上側耦合電容198b具有一延伸部172，且延伸部172設置於第二資料線156b中，用於調整第一共通線162與第二資料線156b之一重疊面積，以控制第二上側耦合電容198b之耦合電容值。以此類推，第一畫素結構140位於區域A中之第五上側耦合電容198e與第二畫素結構142位於區域A中之第三下側耦合電容199c以及第五下側耦合電容199e分別具有一凹口170，且凹口170分別設置於第一畫素結構140之第五資料線156e與第二畫素結構142之第三資料線156c與第五資料線156e中，以控制第一畫素結構140之第五上側耦合電容198e與第二畫素結構142之第三下側耦合電容199c以及第五下側耦合電容199e之耦合電容值。

然而，本發明並不限於藉由改變共通線與資料線之重疊面積來調整耦合電容，於其他實施例中，耦合電容亦可藉由改變共通線與資料線間之距離來調整。以上述區域A中之第二上側耦合電容與第三上側耦合電容為例，並請參考第26圖與第27圖。第26圖為第5圖之區域A中第二上側耦合電容198b之另一實施態樣的剖面示意圖。第27圖為第5圖之區域A中第三上側耦合電容198c之另一實施態樣的剖面示意圖。如第26圖所示，第二上側耦合電容係198b由第一共通線162、一絕緣層368以及第二資料線156b所構成，並且第一共通線162與第二資料線156b之間具有一第一距離d1，亦即為絕緣層368之厚度。另外，如第27圖所示，相較於第二上側耦合電容198b，第三上側耦合電容198c另具有一電容調整層370，設於第一共通線162與第三資料線156c之間，以用於控制第三上側耦合電容198c之耦合電容值。並且，第一共通線162與第三資料線156c之間具有一第二距離d2，相同於電容調整層370與絕緣層368之總厚度。於本實施態樣中，位於第二上側耦合電容198b與第三上側耦合電容198c之絕緣層368係具有相同厚度，使第一距離d1小於第二距離d2，因此第二上側耦合電容198b大於第三上側耦合電容198c。本實施態樣之電容調整層370可由非晶矽材料所構成，且可於形成電晶體之半導體層時同時形成，所以不需另額外增加一道步驟。但本發明不以此為限。

並且，為了清楚描述耦合電容於區域B中之結構，以下說明係以第一畫素結構之第二下側耦合電容199b與第三下側耦合電容為例。如第9圖所示，第一畫素結構140位於區域B中之第二下側耦合電容199b具有一凹口174，且凹口174設置於第二資料線156b中，用於調整第二共通線164與第二資料線156b之一重疊面積，以控制第二下側耦合電容199b之耦合電容值。位於區域B中之第三下側耦合電容199c具有一延伸部176，且延伸部176設置於第三資料線156c中，用於調整第二共通線164與第三資料線156c之一重疊面積，以控制第三下側耦合電容199c之耦合電容值。以此類推，第一畫素結構140位於區域B中之第五上側耦合電容198e與第二畫素結構142位於區域B中之第三下側耦合電容199c以及第五下側耦合電容199e分別具有一凹口174，且凹口174分別設置於第一畫素結構140之第五資料線156e與第二畫素結構142之第三資料線156c與第五資料線156e中，以控制第一畫素結構140之第五上側耦合電容198e與第二畫素結構142之第三下側耦合電容199c以及第五下側耦合電容199e之耦合電容值。

接著，為了清楚描述耦合電容於區域C中之結構，以下說明係以第一畫素結構之第六上側耦合電容與第二畫素結構之第一上側耦合電容為例。如第10圖所示，位於區域C中之第一畫素結構140的第六上側耦合電容198f與第二畫素結構142的第一上側耦合電容198a分別具有一延伸部178，且延伸部178分別設置於第一畫素結構140之第六資料線156f以及第二畫素結構142之第一資料線156a中，用於調整第一畫素結構140之第一共通線162與第六資料線156f之一重疊面積以及第二畫素結構142之第一共通線162與第一資料線156a之一重疊面積，以控制第一畫素結構140之第六上側耦合電容198f與第二畫素結構142之第一上側耦合電容198a之耦合電容值。以此類推，第一畫素結構140位於區域C中之第一下側耦合電容199a與第二畫素結構142位於區域C中之第六下側耦合電容199f分別具有一延伸部178，且延伸部178分別設置於第一畫素結構140之第一資料線156a與第二畫素結構142之第六資料線156f中，以控制第一畫素結構140之第一下側耦合電容199a與第二畫素結構142之第六下側耦合電容199f之耦合電容值。

為了清楚描述耦合電容於區域D中之結構，以下說明係以第一畫素結構之第六下側耦合電容與第二畫素結構之第一下側耦合電容為例。如第11圖所示，位於區域D中之第一畫素結構140之第六下側耦合電容199f與第二畫素結構142之第一下側耦合電容199a分別具有一凹口180，且凹口180分別設置於第一畫素結構140之第六資料線156f以及第二畫素結構142之第一資料線156a中，用於調整第一畫素結構140之第二共通線164與第六資料線156f之一重疊面積以及第二畫素結構142之第二共通線164與第一資料線156a之一重疊面積，以控制第一畫素結構140之第六下側耦合電容199f與第二畫素結構142之第一下側耦合電容199a之耦合電容值。以此類推，第一畫素結構140位於區域D中之第一上側耦合電容198a與第二畫素結構142位於區域D中之第六上側耦合電容198f分別具有一延伸部180，且延伸部180分別設置於第一畫素結構140之第一資料線156a與第二畫素結構142之第六資料線156f中，以控制第一畫素結構140之第一上側耦合電容198a與第二畫素結構142之第六上側耦合電容198f之耦合電容值。

於本較佳實施例中，各資料線之凹口之面積大小係與延伸部之面積大小相同，使各資料線所提供之負載相同，進而讓各第一畫素結構與各第二畫素結構可正常運作。於其他實施例中，本發明於區域B、C、D中之耦合電容亦可藉由改變共通線與資料線間之距離來調整。

此外，本發明並不限改變各資料線之結構來調整各資料線與共通線之耦合電容，亦可改變第一共通線與第二共通線之結構來調整各資料線與第一共通線以及第二共通線之重疊面積。並且，以下描述以區域A之第一畫素結構的第二上側耦合電容與第三上側耦合電容為例來做說明。請參考第12圖，第12圖為第5圖中區域A之另一實施態樣。如第12圖所示，位於區域A中之第二上側耦合電容198b具有至少一延伸部182，且延伸部182設置於第一共通線162中，用於調整第一共通線162與第二資料線156b之一重疊面積，以控制第二上側耦合電容198b之耦合電容值。並且，位於區域A之第三上側耦合電容198c具有一凹口184，設於第一共通線162中，來調整第一共通線162與第三資料線156c之重疊面積。藉此，第二上側耦合電容198b即大於第三上側耦合電容198c。但不以此為限，本發明之第三上側耦合電容亦可未具有凹口或延伸部。同樣地，第一畫素結構140之第四上側耦合電容198d之延伸部182與第五上側耦合電容198e之凹口184亦可設於第一共通線162中，且第二畫素結構140之第二下側耦合電容199b與第四下側耦合電容199d之延伸部182以及第三下側耦合電容199c與第五下側耦合電容199e之凹口184亦可設於第二共通線164中。並且，以此類推，請參考第13圖至第15圖，第13圖至第15圖分別為第5圖中區域B、區域C以及區域D之另一實施態樣。如第13圖所示，第一畫素結構140位於區域B中之第二下側耦合電容199b與第四下側耦合電容199d之凹口186以及第三下側耦合電容199c與第五下側耦合電容199e之延伸部188可設於第二共通線164中。同樣地，第二畫素結構142位於區域B中之第二上側耦合電容198b與第四上側耦合電容198d之凹口186以及第三上側耦合電容198c與第五上側耦合電容198e之延伸部188可設於第一共通線162中。如第14圖所示，第一畫素結構140位於區域C中之第六上側耦合電容198f之延伸部190可設於第一共通線162中。第二畫素結構142位於區域C中之第一上側耦合電容198a之延伸部190可設於第一共通線162中。同樣地，第一畫素結構140位於區域C中之第一下側耦合電容199a之延伸部190可設於第二共通線164。第二畫素結構142位於區域C中之第六下側耦合電容199f之延伸部190可設於第一共通線162中。如第15圖所示，第一畫素結構140位於區域D中之第六下側耦合電容199f之凹口192可設於第二共通線164。第二畫素結構142位於區域D中之第一下側耦合電容199a之凹口192可設於第二共通線164中。同樣地，第一畫素結構140位於區域D中之第一上側耦合電容198a之凹口192可設於第一共通線162中。第二畫素結構142位於區域D中之第六上側耦合電容198f之凹口192可設於第一共通線162中。

不過本發明亦可能因製程誤差使凹口之面積與延伸部之面積並非完全相同，使各資料線之負載不同，而造成液晶顯示面板顯示異常。因此為了針對各資料線進行補償，本發明係藉由調整各資料線與掃描線之重疊面積，來對各資料線之負載進行補償。並且，為了更簡潔地說明各資料線與掃描線之補償情況，以下描述係以第一畫素結構之第二資料線與第三資料線為例來做說明。請參考第16圖，並請一併參考第5圖。第16圖為本發明第一較佳實施例之資料線與掃描線的重疊部分之放大示意圖。如第5圖所示，於各第一畫素結構140與各第二畫素結構142中，第一資料線156a與掃描線158之間形成一第一調整電容200a，第四資料線156d與掃描線158之間形成一第二調整電容200b，且第五資料線156e與掃描線158之間形成一第三調整電容200c。第二資料線156b與掃描線158之間形成一第四調整電容200d，第三資料線156c與掃描線158之間形成一第五調整電容200e，且第六資料線156f與掃描線158之間形成一第六調整電容200f。如第16圖所示，於第一畫素結構140中，第四調整電容200d與第六調整電容200f具有一延伸部194，且延伸部194設置於掃描線158中，以調整第二資料線156b以及第六資料線156f與掃描線158之重疊面積，進而控制第四調整電容200d與第六調整電容200f之耦合電容值。第五調整電容200e並未具有延伸部。因此，電性連接至第一下側子畫素160d之第四調整電容200d與電性連接至第三下側子畫素160f之第六調整電容200f大於電性連接至第二下側子畫素160e之第五調整電容200e，以補償電性連接至第一下側子畫素160d之第二下側耦合電容199b與電性連接至第三下側子畫素160f之第六下側耦合電容199f小於電性連接至第二下側子畫素160e之第三下側耦合電容199c之部分。

同樣地，第一調整電容200a與第三調整電容200c分別具有一延伸部194，且延伸部194分別設置於掃描線158中，以調整第一資料線156a以及第五資料線156e與掃描線158之重疊面積，進而控制第一調整電容200a與第三調整電容200c之耦合電容值。並且，於本較佳實施例中，第二調整電容200b並未具有延伸部，使第二調整電容200b小於第一調整電容200a與第三調整電容200c。以此類推，本較佳實施例之第二畫素結構142之第一調整電容200a、第三調整電容200c、第四調整電容200d以及第六調整電容200f亦分別具有一延伸部194，且延伸部194分別設置於掃描線158中。第二調整電容200b與第五調整電容200e並未具有延伸部。因此，第二調整電容200b小於第一調整電容200a與第三調整電容200c，且第五調整電容200e小於第四調整電容200d與第六調整電容200f。

本發明不限於利用掃描線之延伸部來調整各資料線與掃描線之間的調整電容，亦可利用各資料線之延伸部來調整各資料線與掃描線之間的調整電容。請參考第17圖，第17圖為本發明第一較佳實施例之資料線與掃描線的重疊部分之另一實施態樣。如第17圖所示，本較佳實施例之各第一畫素結構140與各第二畫素結構142之第一調整電容200a、第三調整電容200b、第四調整電容200d以及第六調整電容200f亦分別具有一延伸部196，且延伸部196分別設置於第一資料線156a、第五資料線156e、第二資料線156b以及第六資料線156f中。第二調整電容200b與第五調整電容200e並未具有延伸部。因此，第二調整電容200b小於第一調整電容200a與第三調整電容200c，且第五調整電容200e小於第四調整電容200d與第六調整電容200f。

請參考第18圖與第19圖，第18圖為本發明第二較佳實施例之畫素陣列基板之上視示意圖，第19圖為本發明第二較佳實施例之第一資料線與第六資料線以及第一共通線之重疊結構示意圖。下述較佳實施例與第一較佳實施例相同的元件或部位仍沿用相同的符號來表示，且相同之結構不再贅述。如第18圖所示，相較於第一較佳實施例之畫素陣列基板，第二較佳實施例之畫素陣列基板200之第一上側耦合電容198a、第一下側耦合電容199a、第六上側耦合電容198f以及第六下側耦合電容199f並未具有凹口或延伸部。亦即，本較佳實施例之第一上側耦合電容198a、第一下側耦合電容199a、第六上側耦合電容198f以及第六下側耦合電容199f係皆相同。並且，以第一資料線156a與第六資料線156f以及第一共通線162之重疊結構為例來進一步說明。如第19圖所示，本較佳實施例之畫素陣列基板200之第一資料線156a與第六資料線156f並未具有凹口或延伸部，且第一共通線162重疊於第一資料線156a與第六資料線156f之部分亦未具有凹口或延伸部。同理，第二共通線164重疊於第一資料線156a與第六資料線156f之部分亦未具有凹口或延伸部。

請參考第20圖與第21圖，第20圖為本發明第三較佳實施例之畫素陣列基板之示意圖，第21圖為本發明第三較佳實施例之第二資料線與第三資料線以及第二共通線之重疊結構示意圖。如第20圖所示，相較於第一較佳實施例之畫素陣列基板，第三較佳實施例之畫素陣列基板250之第二下側耦合電容199b、第三下側耦合電容199c、第四下側耦合電容199d以及第五下側耦合電容199e並未具有凹口或延伸部。亦即，本較佳實施例之畫素陣列基板250的第二下側耦合電容199b、第三下側耦合電容199c、第四下側耦合電容199d以及第五下側耦合電容199e係皆相同。並且，下述以第二資料線與第三資料線以及第二共通線之重疊結構為例來進一步說明。如第21圖所示，本較佳實施例之畫素陣列基板250之第二資料線156b與第三資料線156c重疊於第二共通線164之部分並未具有凹口或延伸部，且第二共通線164重疊於第二資料線156b與第三資料線156c之部分亦未具有凹口或延伸部。同樣地，第四資料線156d與第五資料線156e重疊於第二共通線164之部分並未具有凹口或延伸部，且第二共通線164重疊於第四資料線156d與第五資料線156e之部分亦未具有凹口或延伸部。

請參考第22圖，第22圖為本發明第四較佳實施例之畫素陣列基板之示意圖。如第22圖所示，相較於第三較佳實施例之畫素陣列基板，第四較佳實施例之畫素陣列基板300之第一上側耦合電容198a、第一下側耦合電容199a、第六上側耦合電容198f以及第六下側耦合電容199f並未具有凹口或延伸部。亦即，本較佳實施例除了第二下側耦合電容199b、第三下側耦合電容199c、第四下側耦合電容199d以及第五下側耦合電容199e係皆相同之外，第一上側耦合電容198a、第一下側耦合電容199a、第六上側耦合電容198f以及第六下側耦合電容199f亦皆相同。

請參考第23圖，且一併參考第24圖與第25圖。第23圖為本發明第五較佳實施例之畫素陣列基板之示意圖，第24圖為第23圖中區域A之放大示意圖，第25圖為第23圖中區域B之放大示意圖。如第23圖所示，相較於第一較佳實施例之畫素陣列基板，於第五較佳實施例之畫素陣列基板350中，基板138上設置有複數個第一畫素群組352以及複數個第二畫素群組354，且各第一畫素群組352與各第二畫素群組354依序沿著第二方向154b交替排列。各第一畫素群組352與各第二畫素群組分別包括位於同一列之第一畫素結構140與第二畫素結構142，且資料線156包括複數條奇數資料線356a與複數條偶數資料線356b。奇數條資料線356a包括第一資料線156a、第三資料線156c以及第五資料線156e，且偶數條資料線356b包括第二資料線156b、第四資料線156d以及第六資料線156f。並且，第一共通線162與各奇數資料線356a之間形成一第一耦合電容366a，且第一共通線162與各偶數資料線356b之間形成一第二耦合電容366b。第二共通線164與各奇數資料線356b之間形成一第三耦合電容366c，且第二共通線164與各偶數資料線356b之間形成一第四耦合電容366d。如第24圖所示，於區域A之第一畫素群組352中，位於區域A中之第二耦合電容366b具有至少一延伸部358，且延伸部358設置於第一共通線162中，用於調整第一共通線162與偶數資料線356b之一重疊面積，以控制第二耦合電容366b之耦合電容值。並且，第一耦合電容366a具有一凹口360，設於第一共通線162中，來調整第一共通線162與奇數資料線356a之重疊面積。因此，第一耦合電容366a小於第二耦合電容366b，且同理，位於區域A之第三耦合電容366c小於位於區域A之第四耦合電容366d。如第25圖所示，於區域B之第二畫素群組354中，位於區域B中之第一耦合電容366a具有至少一延伸部362，且延伸部362設置於第一共通線162中，用於調整第一共通線162與奇數資料線356a之一重疊面積，以控制第一耦合電容366a之耦合電容值。並且，第二耦合電容366b具有一凹口364，設於第一共通線162中，來調整第一共通線162與偶數資料線356b之重疊面積。因此，第一耦合電容366a大於第二耦合電容366b，且同理，位於區域B之第三耦合電容366c大於位於區域B之第四耦合電容366d。

綜上所述，本發明之畫素結構提供電性連接至第一上側子畫素之第一上側耦合電容與電性連接至第三上側子畫素之第五上側耦合電容小於電性連接至第二上側子畫素之第四上側耦合電容，使用於顯示綠色之第二上側子畫素對共通電壓之影響較用於顯示紅色之第一上側子畫素與用於顯示藍色之第三上側子畫素為大，因此當第一上側子畫素與第三上側子畫素之極性不同於第二上側子畫素之極性時，畫素結構可藉由調整第一上側耦合電容、第四上側耦合電容以及第五上側耦合電容，而具有一致的畫素電壓，以解決畫素結構之子畫素偏綠化之問題。並且，本發明藉由提供下側耦合電容大於上側耦合電容，或上側耦合電容大於下側耦合電容，以補償因降低上側耦合電容或下側耦合電容所造成之資料線負載改變，進而避免子畫素顯示異常。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．液晶顯示面板

12．．．子畫素

14．．．正極性

16．．．負極性

18．．．畫素

100．．．子畫素

102．．．掃描線

104．．．資料線

106．．．電晶體

108．．．共通電極

110．．．共通線

112．．．儲存電容

114．．．液晶電容

116．．．耦合電容

118．．．耦合電容

120．．．耦合電容

122．．．耦合電容

130．．．液晶顯示面板

132．．．畫素陣列基板

134．．．彩色濾光片基板

136．．．液晶層

138．．．基板

140．．．第一畫素結構

142．．．第二畫素結構

144．．．第一畫素區

146．．．第二畫素區

148．．．第一子畫素區

150．．．第二子畫素區

152．．．第三子畫素區

154a．．．第一方向

154b．．．第二方向

156．．．資料線

156a．．．第一資料線

156b．．．第二資料線

156c．．．第三資料線

156d．．．第四資料線

156e．．．第五資料線

156f．．．第六資料線

158．．．掃描線

160．．．子畫素

160a．．．第一上側子畫素

160b．．．第二上側子畫素

160c．．．第三上側子畫素

160d．．．第一下側子畫素

160e．．．第二下側子畫素

160f．．．第三下側子畫素

162．．．第一共通線

164．．．第二共通線

166．．．子畫素電極

168．．．電晶體

170．．．凹口

172．．．延伸部

174．．．凹口

176．．．延伸部

178．．．延伸部

180．．．凹口

182．．．延伸部

184．．．凹口

186．．．凹口

188．．．延伸部

190．．．延伸部

192．．．凹口

194．．．延伸部

196．．．延伸部

198a．．．第一上側耦合電容

198b．．．第二上側耦合電容

198c．．．第三上側耦合電容

198d．．．第四上側耦合電容

198e．．．第五上側耦合電容

198f．．．第六上側耦合電容

199a．．．第一下側耦合電容

199b．．．第二下側耦合電容

199c．．．第三下側耦合電容

199d．．．第四下側耦合電容

199e．．．第五下側耦合電容

199f．．．第六下側耦合電容

200a．．．第一調整電容

200b．．．第二調整電容

200c．．．第三調整電容

200d．．．第四調整電容

200e．．．第五調整電容

200f．．．第六調整電容

210．．．畫素陣列基板

250．．．畫素陣列基板

300．．．畫素陣列基板

350．．．畫素陣列基板

352．．．第一畫素群組

354．．．第二畫素群組

356a．．．奇數資料線

356b．．．偶數資料線

358．．．延伸部

360．．．凹口

362．．．延伸部

364．．．凹口

366a．．．第一耦合電容

366b．．．第二耦合電容

366c．．．第三耦合電容

366d．．．第四耦合電容

368．．．絕緣層

370．．．電容調整層

d1．．．第一距離

d2．．．第二距離

第1圖為習知液晶顯示面板利用點反轉之驅動方式所顯示之白色垂直條狀圖案的子畫素極性排列示意圖。

第2圖為第1圖位於第一列之紅色子畫素/藍色子畫素之畫素電極的電壓與綠色子畫素之畫素電極的電壓之時序示意圖。

第3圖為本發明一子畫素的等效電路示意圖。

第4圖為本發明第一較佳實施例之液晶顯示面板之剖面示意圖。

第5圖為本發明第一較佳實施例之畫素陣列基板之上視示意圖。

第6圖為本發明第一較佳實施例之第一畫素結構之上視示意圖。

第7圖為本發明第一較佳實施例之第二畫素結構之上視示意圖。

第8圖為第5圖中區域A之放大示意圖。

第9圖為第5圖中區域B之放大示意圖。

第10圖為第5圖中區域C之放大示意圖。

第11圖為第5圖中區域D之放大示意圖。

第12圖為第5圖中區域A之另一實施態樣。

第13圖至第15圖分別為第5圖中區域B、區域C以及區域D之另一實施態樣。

第16圖為本發明第一較佳實施例之資料線與掃描線的重疊部分之放大示意圖。

第17圖為本發明第一較佳實施例之資料線與掃描線的重疊部分之另一實施態樣。

第18圖為本發明第二較佳實施例之畫素陣列基板之上視示意圖。

第19圖為本發明第二較佳實施例之第一資料線與第六資料線以及第一共通線之重疊結構示意圖。

第20圖為本發明第三較佳實施例之畫素陣列基板之示意圖。

第21圖為本發明第三較佳實施例之第二資料線與第三資料線以及第二共通線之重疊結構示意圖。

第22圖為本發明第四較佳實施例之畫素陣列基板之示意圖。

第23圖為本發明第五較佳實施例之畫素陣列基板之示意圖。

第24圖為第23圖中區域A之放大示意圖。

第25圖為第23圖中區域B之放大示意圖。

第26圖為第5圖之區域A中第二上側耦合電容之另一實施態樣的剖面示意圖。

第27圖為第5圖之區域A中第三上側耦合電容之另一實施態樣的剖面示意圖。

140．．．第一畫素結構

148．．．第一子畫素區

150．．．第二子畫素區

152．．．第三子畫素區

154a．．．第一方向

154b．．．第二方向

156a．．．第一資料線

156b．．．第二資料線

156c．．．第三資料線

156d．．．第四資料線

156e．．．第五資料線

156f．．．第六資料線

158．．．掃描線

160a．．．第一上側子畫素

160b．．．第二上側子畫素

160c．．．第三上側子畫素

160d．．．第一下側子畫素

160e．．．第二下側子畫素

160f．．．第三下側子畫素

162．．．第一共通線

164．．．第二共通線

166．．．子畫素電極

168．．．電晶體

198a．．．第一上側耦合電容

198b．．．第二上側耦合電容

198c．．．第三上側耦合電容

198d．．．第四上側耦合電容

198e．．．第五上側耦合電容

198f．．．第六上側耦合電容

199a．．．第一下側耦合電容

199b．．．第二下側耦合電容

199c．．．第三下側耦合電容

199d．．．第四下側耦合電容

199e．．．第五下側耦合電容

199f．．．第六下側耦合電容

200a．．．第一調整電容

200b．．．第二調整電容

200c．．．第三調整電容

200d．．．第四調整電容

200e．．．第五調整電容

200f．．．第六調整電容

Claims (39)

1. 一種畫素結構，設置於一基板上，該基板上具有一第一子畫素區、一第二子畫素區以及一第三子畫素區，該畫素結構包括：複數條資料線，包括：一第一資料線，位於該第一子畫素區之一側；一第二資料線與一第三資料線，位於該第一子畫素區與該第二子畫素區之間；一第四資料線與一第五資料線，位於該第二子畫素區與該第三子畫素區之間；以及一第六資料線，位於該第三子畫素區之一側；一掃描線，與該等資料線交錯，且該掃描線穿越該第一子畫素區、該第二子畫素區與該第三子畫素區；一第一上側子畫素、一第二上側子畫素以及一第三上側子畫素，分別位於該第一子畫素區、該第二子畫素區以及該第三子畫素區內之該掃描線之一上側，且電性連接至該掃描線，其中該第一上側子畫素係與該第一資料線電性連接，該第二上側子畫素係與該第四資料線電性連接，且該第三上側子畫素係與該第五資料線電性連接；一第一下側子畫素、一第二下側子畫素以及一第三下側子畫素，分別位於該第一子畫素區、該第二子畫素區以及該第三子畫素區內之該掃描線之一下側，且電性連接至該掃描線，其中該第一下側子畫素與該第二資料線電性連接，該第二下側子畫素係與該第三資料線電性連接，且該第三下側子畫素係與該第六資料線電性連接；一第一共通線，穿越該第一上側子畫素、該第二上側子畫素以及該第三上側子畫素，並與該等資料線部份重疊，其中，該第一共通線與該第一資料線之間形成一第一上側耦合電容，該第一共通線與該第二資料線之間形成一第二上側耦合電容，該第一共通線與該第三資料線之間形成一第三上側耦合電容，該第一共通線與該第四資料線之間形成一第四上側耦合電容，該第一共通線與該第五資料線之間形成一第五上側耦合電容，該第一共通線與該第六資料線之間形成一第六上側耦合電容，其中該第三上側耦合電容小於該第二上側耦合電容，且該第五上側耦合電容小於該第四上側耦合電容；以及一第二共通線，穿越該第一下側子畫素、該第二下側子畫素以及該第三下側子畫素，並與該等資料線部份重疊。
2. 如請求項1所述之畫素結構，其中該第一上側子畫素、該第三上側子畫素以及該第二下側子畫素分別具有一第一極性，且該第二上側子畫素、該第一下側子畫素以及該第三下側子畫素具有一第二極性，而該第一極性係與該第二極性相反。
3. 如請求項2所述之畫素結構，其中第一極性包括正極性，該第二極性包括負極性。
4. 如請求項2所述之畫素結構，其中該第一資料線、該第三資料線以及該第五資料線係分別傳送一具有一第三極性之顯示訊號，且該第二資料線、該第四資料線以及該第六資料線係傳送一具有一第四極性之顯示訊號，其中該第三極性相反於該第四極性，該第三極性相同於該第一極性，且該第四極性相同於該第二極性。
5. 如請求項1所述之畫素結構，其中該第一子畫素區包括一紅色子畫素區，該第二子畫素區包括一綠色子畫素區，以及該第三子畫素區包括一藍色子畫素區。
6. 如請求項1所述之畫素結構，其中該第三上側耦合電容與該第五上側耦合電容分別具有一凹口，且該等凹口分別設置於該第一共通線或該第三資料線以及該第五資料線中，用於調整該第一共通線與該第三資料線以及該第五資料線之一重疊面積，以控制該第三上側耦合電容與該第五上側耦合電容之耦合電容值。
7. 如請求項1所述之畫素結構，其中該第三上側耦合電容與該第五上側耦合電容分別具有一電容調整層，且各該電容調整層分別設置於該第一共通線與第三資料線之間以及設置於該第一共通線與第五資料線之間，以控制該第三上側耦合電容與該第五上側耦合電容之耦合電容值。
8. 如請求項1所述之畫素結構，其中該第二上側耦合電容與該第四上側耦合電容分別具有一延伸部，且該等延伸部分別設置於該第一共通線或該第二資料線以及該第四資料線中，用於調整該第一共通線與該第二資料線以及該第四資料線之一重疊面積，以控制該第二上側耦合電容與該第四上側耦合電容之耦合電容值。
9. 如請求項1所述之畫素結構，其中該第二共通線與該第一資料線之間形成一第一下側耦合電容，該第二共通線與該第二資料線之間形成一第二下側耦合電容，該第二共通線與該第三資料線之間形成一第三下側耦合電容，該第二共通線與該第四資料線之間形成一第四下側耦合電容，該第二共通線與該第五資料線之間形成一第五下側耦合電容，該第二共通線與該第六資料線之間形成一第六下側耦合電容，其中該第三下側耦合電容大於該第二下側耦合電容，且該第五下側耦合電容大於該第四下側耦合電容。
10. 如請求項9所述之畫素結構，其中該第二下側耦合電容與該第四下側耦合電容分別具有一凹口，且該等凹口分別設置於該第二共通線或該第二資料線以及該第四資料線中，用於調整該第二共通線與該第二資料線以及該第四資料線之一重疊面積，以控制該第二下側耦合電容與該第四下側耦合電容之耦合電容值。
11. 如請求項9所述之畫素結構，其中該第三下側耦合電容與該第五下側耦合電容分別具有一延伸部，且該等延伸部分別設置於該第二共通線或該第三資料線以及該第五資料線中，用於調整該第二共通線與該第三資料線以及該第五資料線之一重疊面積，以控制該第三下側耦合電容與該第五下側耦合電容之耦合電容值。
12. 如請求項9所述之畫素結構，其中該第一下側耦合電容大於該第一上側耦合電容，且該第六上側耦合電容大於該第六下側耦合電容。
13. 如請求項1所述之畫素結構，其中該第一資料線與該掃描線之間形成一第一調整電容，該第四資料線與該掃描線之間形成一第二調整電容，且該第五資料線與該掃描線之間形成一第三調整電容，而該第二調整電容小於該第一調整電容與該第三調整電容。
14. 如請求項13所述之畫素結構，其中該第二資料線與該掃描線之間形成一第四調整電容，該第三資料線與該掃描線之間形成一第五調整電容，該第六資料線與該掃描線之間形成一第六調整電容，而該第五調整電容小於該第四調整電容與該第六調整電容。
15. 一種畫素陣列基板，其包括：一基板，該基板上定義有複數個第一畫素區與複數個第二畫素區，該等第一畫素區與該等第二畫素區以矩陣方式排列，且於同一列或同一行中，各該第一畫素區係與各該第二畫素區依序交替排列，其中各該第一畫素區與各該第二畫素區內分別定義有一第一子畫素區、一第二子畫素區以及一第三子畫素區；以及複數個第一畫素結構與複數個第二畫素結構，設置於該基板上，各該第一畫素結構分別設於各該第一畫素區內，且各第二畫素結構分別設於各該第二畫素區內，各該第一畫素結構與各該第二畫素結構分別包括：複數條資料線，包括：一第一資料線，位於該第一子畫素區之一側；一第二資料線與一第三資料線，位於該第一子畫素區與該第二子畫素區之間；一第四資料線與一第五資料線，位於該第二子畫素區與該第三子畫素區之間；以及一第六資料線，位於該第三子畫素區之一側；一掃描線，與該等資料線交錯，且該掃描線穿越該第一子畫素區、該第二子畫素區與該第三子畫素區；一第一上側子畫素、一第二上側子畫素以及一第三上側子畫素，分別位於該第一子畫素區、該第二子畫素區以及該第三子畫素區內之該掃描線之一上側，且電性連接至該掃描線，其中於各該第一畫素結構中，該第一上側子畫素係與該第一資料線電性連接，該第二上側子畫素係與該第四資料線電性連接，且該第三上側子畫素係與該第五資料線電性連接，並且其中於各該第二畫素結構中，該第一上側子畫素係與該第二資料線電性連接，該第二上側子畫素係與該第三資料線電性連接，且該第三上側子畫素係與該第六資料線電性連接；一第一下側子畫素、一第二下側子畫素以及一第三下側子畫素，分別位於該第一子畫素區、該第二子畫素區以及該第三子畫素區內之該掃描線之一下側，且電性連接至該掃描線，其中於各該第一畫素結構中，該第一下側子畫素與該第二資料線電性連接，該第二下側子畫素係與該第三資料線電性連接，且該第三下側子畫素係與該第六資料線電性連接，並且其中於各該第二畫素結構中，該第一下側子畫素與該第一資料線電性連接，該第二下側子畫素係與該第四資料線電性連接，且該第三下側子畫素係與該第五資料線電性連接；一第一共通線，穿越該第一上側子畫素、該第二上側子畫素以及該第三上側子畫素，並與該等資料線部份重疊，其中，該第一共通線與該第一資料線之間形成一第一上側耦合電容，該第一共通線與該第二資料線之間形成一第二上側耦合電容，該第一共通線與該第三資料線之間形成一第三上側耦合電容，該第一共通線與該第四資料線之間形成一第四上側耦合電容，該第一共通線與該第五資料線之間形成一第五上側耦合電容，該第一共通線與該第六資料線之間形成一第六上側耦合電容，其中於各該第一畫素結構中，該第三上側耦合電容小於該第二上側耦合電容，且該第五上側耦合電容小於該第四上側耦合電容；以及一第二共通線，穿越該第一下側子畫素、該第二下側子畫素以及該第三下側子畫素，並與該等資料線部份重疊。
16. 如請求項15所述之畫素陣列基板，其中於各該第一畫素結構中，各該第一上側子畫素、各該第三上側子畫素以及各該第二下側子畫素分別具有一第一極性，且各該第二上側子畫素、各該第一下側子畫素以及各該三下側子畫素具有一第二極性，而該第一極性係與該第二極性相反。
17. 如請求項16所述之畫素陣列基板，其中於各該第二畫素結構中，各該第一上側子畫素、各該第三上側子畫素以及各該第二下側子畫素分別具有該第二極性，且各該第二畫素結構之各該第二上側子畫素、各該第一下側子畫素以及各該三下側子畫素具有該第一極性。
18. 如請求項17所述之畫素陣列基板，其中第一極性包括正極性，該第二極性包括負極性。
19. 如請求項17所述之畫素陣列基板，其中該等第一資料線、該等第三資料線以及該等第五資料線係分別傳送一具有一第三極性之顯示訊號，且該等第二資料線、該等第四資料線以及該等第六資料線係傳送一具有一第四極性之顯示訊號，其中該第三極性相反於該第四極性，該第三極性相同於該第一極性，且該第四極性相同於該第二極性。
20. 如請求項15所述之畫素陣列基板，其中各該第一子畫素區包括一紅色子畫素區，各該第二子畫素區包括一綠色子畫素區，以及各該第三子畫素區包括一藍色子畫素區。
21. 如請求項15所述之畫素陣列基板，其中於各該第一畫素結構中，各該第三上側耦合電容與各該第五上側耦合電容分別具有一凹口，且該等凹口分別設置於各該第一共通線或各該第三資料線以及各該第五資料線中，用於調整各該第一共通線與各該第三資料線以及各該第五資料線之一重疊面積，以控制各該第三上側耦合電容與各該第五上側耦合電容之耦合電容值。
22. 如請求項15所述之畫素陣列基板，其中於各該第一畫素結構中，各該第三上側耦合電容與各該第五上側耦合電容分別具有一電容調整層，且該等電容調整層分別設置於該第一共通線與第三資料線之間以及設置於該第一共通線與第五資料線之間，以控制該第三上側耦合電容與該第五上側耦合電容之耦合電容值。
23. 如請求項15所述之畫素陣列基板，其中於各該第一畫素結構中，各該第二上側耦合電容與各該第四上側耦合電容分別具有一延伸部，且該等延伸部分別設置於各該第一共通線或各該第二資料線以及各該第四資料線中，用於調整各該第一共通線與各該第二資料線以及各該第四資料線之一重疊面積，以控制各該第二上側耦合電容與各該第四上側耦合電容之耦合電容值。
24. 如請求項15所述之畫素陣列基板，其中於各該第二畫素結構中，各該第二上側耦合電容小於各該第三上側耦合電容，且各該第四上側耦合電容小於各該第五上側耦合電容。
25. 如請求項15所述之畫素陣列基板，其中各該第二共通線與各該第一資料線之間形成一第一下側耦合電容，各該第二共通線與各該第二資料線之間形成一第二下側耦合電容，各該第二共通線與各該第三資料線之間形成一第三下側耦合電容，各該第二共通線與各該第四資料線之間形成一第四下側耦合電容，各該第二共通線與各該第五資料線之間形成一第五下側耦合電容，各該第二共通線與各該第六資料線之間形成一第六下側耦合電容。
26. 如請求項25所述之畫素陣列基板，其中於各該第一畫素結構中，各該第一下側耦合電容大於各該第一上側耦合電容，且各該第六上側耦合電容大於各該第六下側耦合電容。
27. 如請求項26所述之畫素陣列基板，其中於各該第二畫素結構中，各該第一下側耦合電容小於各該第一上側耦合電容，且各該第六上側耦合電容小於各該第六下側耦合電容。
28. 如請求項25所述之畫素陣列基板，其中於各該第一畫素結構中，各該第三下側耦合電容大於各該第二下側耦合電容，且各該第五下側耦合電容大於各該第四下側耦合電容。
29. 如請求項28所述之畫素陣列基板，其中於各該第二畫素結構中，各該第三下側耦合電容小於各該第二下側耦合電容，且各該第五下側耦合電容小於各該第四下側耦合電容。
30. 如請求項29所述之畫素陣列基板，其中於各該第一畫素結構中，各該第一下側耦合電容大於各該第一上側耦合電容，且各該第六上側耦合電容大於各該第六下側耦合電容。
31. 如請求項30所述之畫素陣列基板，其中於各該第二畫素結構中，各該第一下側耦合電容小於各該第一上側耦合電容，且各該第六上側耦合電容小於各該第六下側耦合電容。
32. 如請求項28所述之畫素陣列基板，其中於各該第一畫素結構中，各該第二下側耦合電容與各該第四下側耦合電容分別具有一凹口，且該等凹口分別設置於各該第二共通線或各該第二資料線以及各該第四資料線中，用於調整各該第二共通線與各該第二資料線以及各該第四資料線之一重疊面積，以控制各該第二下側耦合電容與各該第四下側耦合電容之耦合電容值。
33. 如請求項28所述之畫素陣列基板，其中於各該第一畫素結構中，各該第三下側耦合電容與各該第五下側耦合電容分別具有一延伸部，且該等延伸部分別設置於各該第二共通線或各該第三資料線以及各該第五資料線中，用於調整各該第二共通線與各該第三資料線以及各該第五資料線之一重疊面積，以控制各該第三下側耦合電容與各該第五下側耦合電容之耦合電容值。
34. 如請求項25所述之畫素陣列基板，其中於各該第一畫素結構中，各該第二上側耦合電容大於各該第二下側耦合電容，各該第三下側耦合電容大於各該第三上側耦合電容，各該第四上側耦合電容大於各該第四下側耦合電容，且各該第五下側耦合電容大於各該第五上側耦合電容。
35. 如請求項34所述之畫素陣列基板，其中於各該第二畫素結構中，各該第二上側耦合電容小於各該第二下側耦合電容，各該第三下側耦合電容小於各該第三上側耦合電容，各該第四上側耦合電容小於各該第四下側耦合電容，且各該第五下側耦合電容小於各該第五上側耦合電容。
36. 如請求項15所述之畫素陣列基板，其中各該第一資料線與各該掃描線之間形成一第一調整電容，各該第四資料線與各該掃描線之間形成一第二調整電容，且各該第五資料線與各該掃描線之間形成一第三調整電容，而各該第二調整電容小於各該第一調整電容與各該第三調整電容。
37. 如請求項36述之畫素陣列基板，其中各該第二資料線與各該掃描線之間形成一第四調整電容，各該第三資料線與各該掃描線之間形成一第五調整電容，各該第六資料線與各該掃描線之間形成一第六調整電容，而各該第五調整電容小於各該第四調整電容與各該第六調整電容。
38. 一液晶顯示面板，包括：一第一基板，該第一基板上定義有複數個第一畫素區與複數個第二畫素區，該等第一畫素區與該等第二畫素區以矩陣方式排列，且於同一列或同一行中，各該第一畫素區係與各該第二畫素區依序交替排列，其中各該第一畫素區與各該第二畫素區內分別定義有一第一子畫素區、一第二子畫素區以及一第三子畫素區；複數個第一畫素結構與複數個第二畫素結構，設置於該第一基板上，各該第一畫素結構分別設於各該第一畫素區內，且各第二畫素結構分別設於各該第二畫素區內，各該第一畫素結構與各該第二畫素結構分別包括：複數條資料線，包括：一第一資料線，位於該第一子畫素區之一側；一第二資料線與一第三資料線，位於該第一子畫素區與該第二子畫素區之間；一第四資料線與一第五資料線，位於該第二子畫素區與該第三子畫素區之間；以及一第六資料線，位於該第三子畫素區之一側；一掃描線，與該等資料線交錯，且該掃描線穿越該第一子畫素區、該第二子畫素區與該第三子畫素區；一第一上側子畫素、一第二上側子畫素以及一第三上側子畫素，分別位於該第一子畫素區、該第二子畫素區以及該第三子畫素區內之該掃描線之一上側，且電性連接至該掃描線，其中於各該第一畫素結構中，該第一上側子畫素係與該第一資料線電性連接，該第二上側子畫素係與該第四資料線電性連接，且該第三上側子畫素係與該第五資料線電性連接，並且其中於各該第二畫素結構中，該第一上側子畫素係與該第二資料線電性連接，該第二上側子畫素係與該第三資料線電性連接，且該第三上側子畫素係與該第六資料線電性連接；一第一下側子畫素、一第二下側子畫素以及一第三下側子畫素，分別位於該第一子畫素區、該第二子畫素區以及該第三子畫素區內之該掃描線之一下側，且電性連接至該掃描線，其中於各該第一畫素結構中，該第一下側子畫素與該第二資料線電性連接，該第二下側子畫素係與該第三資料線電性連接，且該第三下側子畫素係與該第六資料線電性連接，並且其中於各該第二畫素結構中，該第一下側子畫素與該第一資料線電性連接，該第二下側子畫素係與該第四資料線電性連接，且該第三下側子畫素係與該第五資料線電性連接；一第一共通線，穿越該第一上側子畫素、該第二上側子畫素以及該第三上側子畫素，並與該等資料線部份重疊，其中，該第一共通線與該第一資料線之間形成一第一上側耦合電容，該第一共通線與該第二資料線之間形成一第二上側耦合電容，該第一共通線與該第三資料線之間形成一第三上側耦合電容，該第一共通線與該第四資料線之間形成一第四上側耦合電容，該第一共通線與該第五資料線之間形成一第五上側耦合電容，該第一共通線與該第六資料線之間形成一第六上側耦合電容，其中於各該第一畫素結構中，該第三上側耦合電容小於該第二上側耦合電容，且該第五上側耦合電容小於該第四上側耦合電容；以及一第二共通線，穿越該第一下側子畫素、該第二下側子畫素以及該第三下側子畫素，並與該等資料線部份重疊；一第二基板，與該第一基板相對設置；以及一液晶層，設置於該第一基板與該第二基板之間。
39. 一種畫素結構，設置於一基板上，該基板上具有一第一子畫素區、一第二子畫素區以及一第三子畫素區，該畫素結構包括：複數條奇數資料線，包括一第一資料線、一第三資料線以及一第五資料線，且分別位於該第一子畫素區、該第二子畫素區以及該第三子畫素區之一側；複數條偶數資料線，包括一第二資料線、一第四資料線以及一第六資料線，且分別位於該第一子畫素區、該第二子畫素區以及該第三子畫素區之另一側；一掃描線，設置於該基板上，該掃描線與該等資料線交錯，且該掃描線穿越該第一子畫素區、該第二子畫素區與該第三子畫素區；一第一上側子畫素、一第二上側子畫素以及一第三上側子畫素，分別位於該第一子畫素區、該第二子畫素區以及該第三子畫素區內之該掃描線之一上側，其中該第一上側子畫素係與該掃描線以及該第一資料線電性連接，該第二上側子畫素係與該掃描線以及該第四資料線電性連接，且該第三上側子畫素係與該掃描線以及該第五資料線電性連接；一第一下側子畫素、一第二下側子畫素以及一第三下側子畫素，分別位於該第一子畫素區、該第二子畫素區以及該第三子畫素區內之該掃描線之一下側，其中該第一下側子畫素與該掃描線以及該第二資料線電性連接，該第二下側子畫素係與該掃描線以及該第三資料線電性連接，且該第三下側子畫素係與該掃描線以及該第六資料線電性連接；一第一共通線，穿越該第一上側子畫素、該第二上側子畫素以及該第三上側子畫素，並與該等資料線部份重疊，其中，該第一共通線與各該奇數資料線之間形成一第一上側耦合電容，該第一共通線與各該偶數資料線之間形成一第二上側耦合電容，其中該第一上側耦合電容小於該第二上側耦合電容；以及一第二共通線，穿越該第一下側子畫素、該第二下側子畫素以及該第三下側子畫素，並與該等資料線部份重疊。