TWI404392B

TWI404392B - 多通道全雙工收發器之時序控制裝置與相關方法

Info

Publication number: TWI404392B
Application number: TW098120925A
Authority: TW
Inventors: Chia Liang Lin
Original assignee: Realtek Semiconductor Corp
Priority date: 2008-06-25
Filing date: 2009-06-23
Publication date: 2013-08-01
Also published as: CN101615995A; US20090323566A1; CN101615995B; US8248974B2; TW201002020A

Description

多通道全雙工收發器之時序控制裝置與相關方法

本發明有關於一種收發器，尤有關於一種多通道(multi-channel)收發器之時序控制。

第1圖顯示一傳統全雙工(Full-Duplex)通訊系統之架構方塊圖。如第1圖所示，一傳統全雙工通訊系統100包含一第一收發器110、一第二收發器120及一通訊介質130。該第一(二)收發器110(120)包含一發送器112(124)、一接收器114(122)及一雙工器(duplexer)116(126)。第一收發器110接收一第一發送資料TX1，並利用發送器112將資料TX1編碼/調變為一第一訊號S1，以便於透過雙工器116、通訊介質130傳送至第二收發器120。第二收發器120透過雙工器116、通訊介質130及雙工器126接收第一訊號S1，並利用接收器122將第一訊號S1解碼/解調為一第一接收資料RX1。同時，第二收發器120接收一第二發送資料TX2，並利用發送器124將資料TX2編碼/調變為一第二訊號S2，以便於透過通訊介質130傳送至第一收發器110。第一收發器110透過雙工器126、通訊介質130及雙工器116接收第二訊號S2，並利用接收器114將第二訊號S2解碼/解調為一第二接收資料RX2。倘若二個收發器運作得很理想，則第一接收資料RX1應與第一發送資料TX1相符且第二接收資料RX2應與第二發送資料TX2相符。對第一(二)收發器110(120)而言，設置雙工器116(126)(通常是利用混合電路(hybrid circuit)來實施)的目的是允許在同一時間發送器112(124)發出一輸出訊號S1(S2)至通訊介質130且接收器114(122)從通訊介質130接收一輸入訊號R2(R1)。

以下，本發明特別感趣興的調變機制為「脈衝振幅調變(pulse amplitude modulation，簡稱PAM)」，PAM係使用多階訊號來表示資料。例如，一個PAM-4發送器產生一個四階訊號{-3,-1,1,3}來表示二位元資料；相對地，一個PAM-4接收器則根據接收的訊號位準來偵測上述二位元資料。

為增加通訊的資料量，有時會採用複數個通道來當作通訊媒介。相較於單一通道的通訊媒介，一個具有四個通道的通訊媒介允許乘載超過四倍的資料，前提是上述四個通道中的任一個通道實質上等同於上述單一通道。在上述的例子中，每一收發器需要四個發送器、四個接收器及四個雙工器，以分別透過四個通道分別發送四組輸出資料及偵測四組輸入資料。

本發明係有關於多通道全雙工PAM收發器。以下說明書中，「本地收發器」係表示一個全雙工通訊系統所設置的二個收發器之其一，而「遠端收發器」表示一個上述二個收發器中之另一收發器。

關於傳統多通道全雙工PAM收發器，一般存在以下的問題。第一，在訊號傳輸過程中，通道通常會導致多階訊號的失真現象，一般業界通常採用「等化法」來解決訊號失真的問題。第二，由於該遠端收發器中發送該多階資料之發送器的時序是未知的，一般業界通常採用「時序回復法」來估測上述時序。第三，由於全雙工收發器可以同時進行發送及接收資料，本地收發器之發送器引起之「回音(echo)」干擾現象會進入相同的通道中本地收發器之接收器。因此，需採用「回音消除法」來減少「回音」干擾。第四，由於採用多通道的緣故，一通道中本地收發器之發送器引起之「近端串音(near-end cross talk，NEXT)」的干擾現象會進入不同通道中本地收發器之接收器。因此，需採用「近端串音消除法(NEXT cancellation)」來減少「近端串音」干擾。第五，一通道中遠端收發器之發送器引起之「遠端串音(far-end cross talk，FEXT)」的干擾現象會進入不同通道中本地收發器之接收器。因此，需採用「遠端串音消除法(FEXT cancellation)」來減少「遠端串音」干擾。

一個已知的通訊標準「10GBase-T」和本說明書探討的主題有關，10GBase-T通訊標準採用四對雙絞線作為通訊媒介及雙重平方128(Double SQuare 128，簡稱DSQ-128)的調變架構，其中，「DSQ-128」可視為PAM的一個類型。10GBase-T還使用發送端等化器的一類型--「THP預編碼器(THP precoder)」來預等化(pre-equalize)該多階訊號，用以預先補償雙絞線所可能引起的失真。其中，THP係為「湯林森-何洛緒瑪預編碼(Tomlinson-Harashima precoding)」之簡稱。再者，在10GBase-T通信鏈(link)中的二個收發器，其中之一擔任主(master)收發器，而另一個則擔任僕(slave)收發器。主收發器係根據本身決定的時序(及資料速率)傳送資料至僕收發器；相對地，僕收發器必須偵測前述主收發器的時序(及資料速率)，再根據相同的時序(及資料速率)傳送資料至主收發器。

為解決多通道全雙工收發器存在的上述問題，故本發明提出一種10GBase-T收發器之時序控制方法。

本發明之目的之一係提出一種多通道全雙工收發電路，以解決上述問題。

為達成上述目的，本發明多通道全雙工收發電路，包含：複數個發射器，用以依據一第一時脈所定義的時序來平行地傳送複數個發送訊號至複數個通道；複數個接收器，用以依據一第二時脈所定義的時序來平行地接收、取樣及等化來自該複數個通道之複數個輸入訊號，並平行地產生複數個等化訊號；複數個速率轉換器，用以依據該第一時脈所定義的時序來平行地轉換該複數個等化訊號以輸出複數個同步訊號；以及，一時脈產生器，用以依據一控制碼來產生一第一時脈及一第二時脈，其中，該控制碼係與該複數個同步訊號之至少一個有關。

本發明之另一個目的是提供一種應用於一多通道收發電路之時序控制方法，該方法包含有：依據一控制碼來產生一第一時脈及一第二時脈，該第二時脈的頻率係相關於該第一時脈的頻率；依據一第一時脈所定義的時序來平行地傳送複數個發送訊號至複數個通道；依據一第二時脈所定義的時序來平行地接收、取樣及等化來自該複數個通道之複數個輸入訊號，並平行地產生複數個等化訊號；以及，依據該第一時脈所定義的時序來平行地轉換該複數個等化訊號以輸出複數個同步訊號。

本發明之另一個目的是提供一種多通道全雙工收發電路，包含：一時脈產生器，用以依據一控制碼來產生一第一時脈及一第二時脈，而該第二時脈的頻率係相關於該第一時脈的頻率；其中，根據該第一時脈所定義之時序形成的一第一時脈域，以及根據該第二時脈所定義之時序形成的一第二時脈域；一第一時脈域電路，位於該第一時脈域，用以平行地傳送複數個發送訊號；一第二時脈域電路，位於該第二時脈域，用以平行地取樣及等化複數個輸入訊號以平行產生複數個等化訊號；以及，一取樣率轉換器，耦接於該第一時脈域電路與該第二時脈域電路間，用以將自於該第二時脈域之該複數個等化訊號轉換為屬於該第一時脈域之複數個同步訊號。

本發明之另一個目的是提供一種應用於一多通道全雙工收發器之時序控制方法，包含以下步驟：根據一控制碼來產生一第一時脈及一第二時脈，而該第二時脈的頻率係相關於該第一時脈的頻率；根據該第一時脈所定義之時序所形成的一第一時脈域，在該第一時脈域中，平行傳送複數個發送訊號；根據該第二時脈所定義之時序所形成的一第二時脈域中，進行平行接收、取樣及等化複數個輸入訊號之步驟以平行產生複數個等化訊號；以及，將自於該第二時脈域之該複數個等化訊號轉換為屬於該第一時脈域之複數個同步訊號。

本發明的其他目的和優點可以從本發明所揭露的技術特徵中得到進一步的了解。為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉實施例並配合所附圖式，作詳細說明如下。

第2A圖顯示本發明四通道全雙工PAM收發器之一實施例的方塊圖，其中，符號A、B、C、D分別表示四個通道。參考第2A圖，收發器200包含：四個混合電路(hybird circuit)210A~D(以下說明書中，以單一符號210A~D來表示四個符號210A、210B、210C及210D的簡稱)用來與四個介質相關介面MDI ^A ^~ ^D (以下說明書中，以單一符號MDI ^A ^~ ^D 來表示四個符號MDI ^A 、MDI ^B 、MDI ^C 及MDI ^D 的簡稱，而上標用以分辨所屬通道)溝通；四個接收端低通濾波器(簡稱RX LPF)212A~D用以對乘載於四個介質相關介面MDI ^A ^~ ^D 且透過混合電路210A~D輸入的四個輸入類比訊號r ^A ^~ ^D 進行濾波，以產生四個輸入濾波訊號x ^A ^~ ^D ；四個類比數位轉換器(ADC)220A~D用以分別將四個輸入濾波訊號x ^A ^~ ^D 轉換為四個數位訊號y ^A ^~ ^D ；四通道分數間距等化器(fractionally-spaced equalizer，FSE)222用以等化四個數位訊號y ^A ^~ ^D ，以產生四個等化訊號w ^A ^~ ^D ；四個取樣率轉換器(SRC)230A~D將四個等化訊號w ^A ^~ ^D 轉換成四個同步訊號v ^A ^~ ^D ；四個加總電路240A~D用以分別將四個同步訊號v ^A ^~ ^D 減去四個消除訊號a ^A ^~ ^D 以產生四個已消除訊號z ^A ^~ ^D ；四個決策(decision)電路242A~D用以接收四個已消除訊號z ^A ^~ ^D ，並分別產生四個硬決策(hard decision)HD ^A ^~ ^D 及四個軟決策(soft decision)SD ^A ^~ ^D ；四通道消除器(CAN)244用以接收四個發送訊號TS ^A ^~ ^D 及產生四個消除訊號a ^A ^~ ^D ；四個數位類比轉換器(DAC)246A~D用以分別將四個發送符號TS ^A ^~ ^D 轉換為四個輸出類比訊號b ^A ^~ ^D ；四個發送端低通濾波器(TX LPF)214A~D用以分別對四個輸出類比訊號b ^A ^~ ^D 進行濾波，以產生四個輸出濾波訊號s ^A ^~ ^D ，以備透過混合電路210A~D被傳送至上述四個介質相關介面MDI ^A ^~ ^D ；一時序誤差偵測器(timing error detector，TED)248用以接收硬決策HD ^A 及軟決策SD ^A 並產生一第一時序誤差訊號TE0；以及，一鎖相迴路(PLL)250用以接收該第一時序誤差訊號TE0及一參考時脈REF，以產生一第一時脈CLK1及一第二時脈CLK2。一實施例，該鎖相迴路250係為一全數位鎖相迴路(all-digital PLL，ADPLL)。該第一時脈CLK1係作為發送器(包含DAC 246A~D)及接收器的後端電路(包含加總電路240A~D、決策電路242A~D、消除器244及TED 248)中數位電路之計時脈波，而該第二時脈CLK2係作為接收器前端電路(包含ADC 220A~D及FSE 222)中數位電路之計時脈波。請注意，SRC 230A~D的運作橫跨二個時脈域(CLK1、CLK2)，其輸入來自於第二時脈域CLK2，而其輸出則屬於第一時脈域CLK1。

鎖相迴路250包含：一多工器251，根據一邏輯控制訊號MASTER，從該第一時序誤差訊號TE0及一第二時序誤差訊號TE1中，選擇其中之一個訊號輸出當作一選擇時序誤差訊號TE，其中，該邏輯控制訊號MASTER表示該收發器200是否擔任主收發器；一時序濾波器252，用以對該時序誤差訊號TE進行濾波，以產生一控制訊號CON；一數位控制振盪器(DCO)253，係根據該控制訊號CON，產生該第一時脈CLK1、該第二時脈CLK2及一第三時脈CLK3；以及一時間數位轉換器(TDC)256，用以偵測該第三時脈CLK3及該參考時脈REF之間的時序誤差，並產生該第二時序誤差訊號TE1來表示該時序誤差。當該收發器200擔任主收發器(例如：MASTER=1)時，鎖相迴路250根據該參考時脈REF提供的時序，產生三個時脈CLK1、CLK2、CLK3，而該參考時脈REF通常由一石英振盪器所產生。當該收發器200擔任僕收發器(即MASTER=0)時，鎖相迴路250根據輸入類比訊號r ^A 內含的時序，產生三個時脈CLK1、CLK2、CLK3，而該輸入類比訊號r ^A 係透過介質相關介面MDI ^A 及混合電路210A而傳入。其中，該輸入類比訊號r ^A 進入接收器後，經過一連串的處理(ADC 220A、FSE 222、SRC 230A、加總電路240A及決策電路242A)，由TED248偵測出該輸入類比訊號r ^A 所內含的時序，並產生該第一時序誤差訊號TE0來表示其內含的時序。

在此僅例示而非限定，該收發器200可用以實施一10GBase-T收發器。根據10GBase-T的通訊標準，二個收發器之間，訊息互傳的額定符號速率(nominal symbol rate)等於800Msps，換言之，四個發送符號TS ^A ^~ ^D 轉換、四個硬決策HD ^A ^~ ^D 及四個軟決策SD ^A ^~ ^D 名義上皆以每秒8億次的速率來更新。本實施例中，第一時脈CLK1的額定頻率等於800MHz；在任一實施例中，第一時脈CLK1的頻率等於該收發器200的符號速率。當該收發器200擔任主收發器(即MASTER=1)時，第一時脈CLK1係根據一本地參考時脈REF而產生，至於該本地參考時脈REF通常由一石英振盪器所產生。當該收發器200擔任僕收發器(即MASTER=0)時，第一時脈CLK1係根據一時序回復迴路(timing recovery loop)，追蹤該通訊鏈另一端之主收發器發送符號的頻率而產生，其中該時序回復迴路包含ADC 220A、FSE 222、SRC 230A、加總電路240A、決策電路242A、TED 248及鎖相迴路250。無論該收發器200擔任主收發器或僕收發器，該第二時脈CLK2的頻率與該第一時脈CLK1的頻率之間係依據以下方程式(1)來維持一固定的關係：

(F_CLK2 )=(F_CLK1 )×(I /D )........(1)

其中，F_CLK1 及F_CLK2 分別表示該第一時脈CLK1及該第二時脈CLK2的頻率，同時，I 及D 為整數，同時I 大於D 且I 及D 二數互質。這使得該第二時脈CLK2的頻率大於該第一時脈CLK1的頻率，據此，ADC 220A~D會過取樣且滿足FSE 222對分數間距等化的條件。須注意的是，由於過取樣及分數間距等化的關係，ADC 220A~D之取樣時脈(如CLK2)的相位偏移(phase offset)就可以藉由等化來做補償，雖然四個通道間可能存在時序偏斜(timing skew)，但這使得四個通道可以分享相同的取樣時脈CLK2。換言之，雖然纜線不匹配(mismatch)可能導致通訊介質的四個通道產生時序偏斜，但該時序偏斜可以藉由FSE 222來進行修正。

在第2A圖的收發器200中，FSE 222是一個設有多輸入多輸出等化器(MIMO equalizer)，係根據如下四個方程式(2~5)所描述之有限脈衝響應(finite-impulse response，FIR)濾波函數，來產生輸入y ^A ^~ ^D 及產生輸出w ^A ^~ ^D 。

其中，i與j是離散(discrete)時間訊號或濾波係數的索引，而f ^XY 表示一等化函數用以等化從通道Y至通道X之響應。

SRC 230A~D為取樣率轉換器，用以根據以下數學方程式(6)：

分別將四個等化訊號w ^A ^~ ^D 轉換成四個同步訊號v ^A ^~ ^D 。其中，X=A、B、C及D，而d表示一FIR濾波函數，用以進行一內插處理。

消除器244是一個設有多輸入及多輸出濾波器，係根據如下四個方程式(7~10)所描述之FIR濾波函數，來接收輸入TS ^A ^~ ^D 及產生輸出a ^A ^~ ^D 。

其中，i與j是離散(discrete)時間訊號或濾波係數的索引，而h ^XY 為一函數用以表示從本地收發器200之發送器的通道Y至本地收發器200之接收器的通道X之耦合效應(coupling)。

決策電路242A~D係根據遠端收發器中發送器所使用之調變方式，接收四個已消除訊號z ^A ^~ ^D ，並分別產生四個硬決策HD ^A ^~ ^D 及四個軟決策SD ^A ^~ ^D 。一實施例中，該四個軟決策SD ^A ^~ ^D 與該四個已消除訊號z ^A ^~ ^D 相同。在另一實施例中，該遠端收發器使用「THP預編碼器」來進行預等化，並藉由對已消除訊號z ^A ^~ ^D 進行模數(modulo)處理，來得到軟式決策SD ^A ^~ ^D 。例如：SD ^X =mod(z ^X ,M )，其中，X =A 、B 、C 、D ，且M為二次冪(power of two)的整數。在任一實施例中，硬決策係從一個多階集合中選出以最接近軟決策，並作為遠端收發器所傳送的原始符號的最佳推測值。假設遠端收發器利用PAM-4傳送符號，硬決策係從一個四階集合{-3,-1,1,3}中選出，以作為遠端收發器所傳送的符號值的最佳推測值。例如：若軟決策SD ^A 等於1.21，則硬決策HD ^A 等於1，這是因為在四階集合{-3,-1,1,3}中的1最接近1.21，故1是最佳推測值。再者，若軟決策SD ^A 等於-2.87，則硬決策HD ^A 等於-3，這是因為在四階集合{-3,-1,1,3}中的-3最接近-2.87，故-3是最佳推測值。

一實施例中，TED 248採用「Mueller-Muller criterion」，並根據如下方程式(11)來產生該時序誤差訊號TE0。

其中，i是時間索引。

TDC 256，用以偵測該第三時脈CLK3及該參考時脈REF之間的時序誤差，並產生一數位輸出TE1來表示該時序誤差。該TDC之實施方法係本技術領域者所習知，故在此不予贅述，相關技術可參考美國專利公開第2007/0273569號。

DCO 253用以根據一控制碼產生一振盪時脈。該DCO之實施方法係本技術領域者所習知，故在此不予贅述，相關技術可參考“All-Digital PLL and Transmitter for Mobile Phones,”written by Staszewski et al,published in IEEE Journal of Solid-State Circuits,VOL 40,NO 12,December 2005。一實施例中，DCO 253產生一諧波(harmonic)時脈，而該諧波時脈的頻率高於第一時脈的頻率I 倍；同時，DCO 253還包含一個除以I 的計數器(divide-by-I counter)來將該諧波時脈進行除頻，以產生該第一時脈CLK1；並且，DCO 253還包含一個除以D的計數器(divide-by-D counter)來將該諧波時脈進行除頻，以產生該第二時脈CLK2。據此，DCO 253產生該第一時脈CLK1及該第二時脈CLK2，以滿足方程式(1)的條件。一實施例中，DCO 253還包含一個除以N的計數器(divide-by-N counter)來將該諧波時脈進行除頻，以產生該第三時脈CLK3，其中之除頻率(divide-down ratio)N係介於該諧波時脈的頻率及該參考時脈REF的頻率之間。在一個適用於10GBase-T標準的實施例中，該參考時脈REF的額定頻率為25MHz，而DCO 253所產生之諧波時脈的額定頻率為4GHz；之後，將該諧波時脈的頻率除以5以得到額定頻率800MHz的該第一時脈CLK1；同時，將該諧波時脈的頻率除以4以得到額定頻率為1GHz的該第二時脈CLK2；將該諧波時脈的頻率除以160以得到額定頻率為25MHz的該第三時脈CLK3。

一實施例中，該時序濾波器252為一數位濾波器，用以具體實施如下z空間的轉移函數(z-domain transfer function)：

混合電路210A~D提供一介面，使得一輸出訊號與一輸入訊號可以分享相同的通訊介質。該混合電路之實施方法係本技術領域者所習知，故在此不予贅述，相關技術可參考美國專利公開第2006/0222173號。至於，低通濾波器212A~D、ADC 220A~D及DAC 246A~D同樣為本技術領域者所習知，故在此亦不予贅述。

在另一實施例中，回音消除及近端串音消除係在CLK2域而非CLK1域中進行。第2B圖顯示本發明四通道全雙工收發器之另一實施例的架構方塊圖。參考第2B圖，本實施例之收發器201係在CLK2域中進行回音消除及近端串音消除。第2B圖之收發器201與第2A圖之收發器201的架構基本上相同，但有以下的差別：在收發器201中，係在消除器245及加總電路241A~D中進行消除處理，而消除器245及加總電路241A~D係位於CLK2域中且是FSE 222的前級電路；相對地，在收發器200中，係在消除器244及加總電路240A~D中進行消除處理，而消除器244及加總電路240A~D係位於CLK1域中且是FSE 222的後級電路。在收發器201中，由於消除處理比分數間距等化處理還要早進行，逆取樣率轉換器(inverse sampling rate converter，簡稱iSRC)243A~D係根據如下數學方程式(13)，將CLK1域中四個發送符號TS ^A ^~ ^D 轉換為CLK2域中四個轉換訊號υ^A ^~ ^D ：

其中，X=A、B、C及D，而c表示一個用來進行內插的FIR濾波函數。

一實施例中，消除器(244或245)及FSE 222中的濾波器係數係利用最小均方(least-mean-square，LMS)方法來將硬決策HD ^X 及軟決策SD ^X 之間的平均平方誤差(mean squared difference)最小化，其中，X=A、B、C及D。濾波器係數採用之最小均方方法係本技術領域者所習知，故在此不予贅述。然而，當一適應性濾波器工作的時脈域不同於硬式決策HD ^X 及軟式決策SD ^X 的時脈域時，需進行一逆取樣率轉換處理，用以將硬決策HD ^X 及軟決策SD ^X 的時脈域轉換成該適應性濾波器工作的時脈域，以進行最小均方方法，上述方法係適用於第2A圖或第2B圖的FSE 222及第2B圖之消除器245，而該逆取樣率轉換函數係採用上述方程式(13)的型式。

以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。

100．．．全雙工通訊系統

110、120、200、201．．．收發器

112、124．．．發送器

114、122．．．接收器

116、126．．．雙工器

130．．．通訊介質

210A~D．．．混合電路

212A~D．．．接收端低通濾波器

214A~D．．．發送端低通濾波器

220A~D．．．類比數位轉換器

222．．．分數間距等化器

230A~D．．．取樣率轉換器

241A~D、240A~D．．．加總電路

242A~D．．．決策電路

243A~D．．．逆取樣率轉換器

244、245．．．消除訊號產生器

246A~D．．．數位類比轉換器

248．．．時序誤差偵測器

250．．．鎖相迴路

251．．．多工器

252．．．時序濾波器

253．．．數位控制振盪器

256．．．時間數位轉換器

第1圖顯示一傳統全雙工通訊系統之架構方塊圖。

第2A圖顯示本發明四通道全雙工收發器之一實施例的架構方塊圖。

第2B圖顯示本發明四通道全雙工收發器之另一實施例的架構方塊圖。

200．．．收發器