CN101615995B - 多通道全双工收发器的时序控制装置与相关方法 - Google Patents

Abstract

本发明提供一种多通道全双工收发器，包含多个发射器、多个接收器、多个速率转换器及一时钟产生器。该多个发射器用以依据第一时钟所定义的时序来平行地传送多个发送信号至多个通道；该多个接收器用以依据第二时钟所定义的时序来平行地接收、取样及均衡来自该多个通道的多个输入信号，并平行地产生多个均衡信号；该多个速率转换器，用以依据该第一时钟所定义的时序来平行地转换该多个均衡信号以输出多个同步信号；以及，一时钟产生器，用以依据一控制信号来产生一第一时钟及一第二时钟，其中，该控制信号是与该多个同步信号的至少一个有关。

Description

多通道全双工收发器的时序控制装置与相关方法

技术领域

本发明有关于一种收发器，尤有关于一种多通道(multi-channel)收发器的时序控制。

背景技术

图1显示一传统全双工(Full-Duplex)通讯系统的架构方块图。如图1所示，一传统全双工通讯系统100包含一第一收发器110、一第二收发器120及一通讯介质130。该第一(二)收发器110(120)包含一发送器112(124)、一接收器114(122)及一双工器(duplexer)116(126)。第一收发器110接收一第一发送数据TX1，并利用发送器112将数据TX1编码/调制为一第一信号S1，以便于通过双工器116、通讯介质130传送至第二收发器120。第二收发器120通过双工器116、通讯介质130及双工器126接收第一信号S1，并利用接收器122将第一信号S1解码/解调为一第一接收数据RX1。同时，第二收发器120接收一第二发送数据TX2，并利用发送器124将数据TX2编码/调制为一第二信号S2，以便于通过通讯介质130传送至第一收发器110。第一收发器110通过双工器126、通讯介质130及双工器116接收第二信号S2，并利用接收器114将第二信号S2解码/解调为一第二接收数据RX2。倘若二个收发器运作得很理想，则第一接收数据RX1应与第一发送数据TX1相符且第二接收数据RX2应与第二发送数据TX2相符。对第一(二)收发器110(120)而言，设置双工器116(126)(通常是利用混合电路(hybrid circuit)来实施)的目的是允许在同一时间发送器112(124)发出一输出信号S1(S2)至通讯介质130且接收器114(122)从通讯介质130接收一输入信号R2(R1)。

以下，本发明特别感兴趣的调制机制为「脉冲振幅调制(pulse amplitudemodulation，简称PAM)」，PAM是使用多阶信号来表示数据。例如，一个PAM-4发送器产生一个四阶信号{-3，-1，1，3}来表示二位数据；相对地，一个PAM-4接收器则根据接收的信号电平来检测上述二位数据。

为增加通讯的数据量，有时会采用多个通道来当作通讯媒介。相较于单一通道的通讯媒介，一个具有四个通道的通讯媒介允许乘载超过四倍的数据，前提是上述四个通道中的任一个通道实质上等同于上述单一通道。在上述的例子中，每一收发器需要四个发送器、四个接收器及四个双工器，以分别通过四个通道分别发送四组输出数据及检测四组输入数据。

本发明是有关于多通道全双工PAM收发器。以下说明书中，「本地收发器」表示一个全双工通讯系统所设置的二个收发器的其一，而「远程收发器」表示一个上述二个收发器中的另一收发器。

关于传统多通道全双工PAM收发器，一般存在以下的问题。第一，在信号传输过程中，通道通常会导致多阶信号的失真现象，一般业界通常采用「均衡法」来解决信号失真的问题。第二，由于该远程收发器中发送该多阶数据的发送器的时序是未知的，一般业界通常采用「时序回复法」来估测上述时序。第三，由于全双工收发器可以同时进行发送及接收数据，本地收发器的发送器引起的「回音(echo)」干扰现象会进入相同的通道中本地收发器的接收器。因此，需采用「回音消除法」来减少「回音」干扰。第四，由于采用多通道的缘故，一通道中本地收发器的发送器引起的「近端串音(near-endcross talk，NEXT)」的干扰现象会进入不同通道中本地收发器的接收器。因此，需采用「近端串音消除法(NEXT cancellation)」来减少「近端串音」干扰。第五，一通道中远程收发器的发送器引起的「远程串音(far-end crosstalk，FEXT)」的干扰现象会进入不同通道中本地收发器的接收器。因此，需采用「远程串音消除法(FEXT cancellation)」来减少「远程串音」干扰。

一个已知的通讯标准「10GBase-T」和本说明书探讨的主题有关，10GBase-T通讯标准采用四对双绞线作为通讯媒介及双重平方128(DoubleSQuare 128，简称DSQ-128)的调制架构，其中，「DSQ-128」可视为PAM的一个类型。10GBase-T还使用发送端均衡器的一类型--「THP预编码器(THPprecoder)」来预均衡(pre-equalize)该多阶信号，用以预先补偿双绞线所可能引起的失真。其中，THP为「汤林森-何洛绪玛预编码(Tomlinson-Harashimaprecoding)」的简称。再者，在10GBase-T通信链(link)中的二个收发器，其中之一担任主(master)收发器，而另一个则担任从(slave)收发器。主收发器是根据本身决定的时序(及数据速率)传送数据至从收发器；相对地，从收发器必须检测前述主收发器的时序(及数据速率)，再根据相同的时序(及数据速率)传送数据至主收发器。

为解决多通道全双工收发器存在的上述问题，故本发明提出一种10GBase-T收发器的时序控制方法。

发明内容

本发明的目的之一是提出一种多通道全双工收发电路，以解决上述问题。

为达成上述目的，本发明多通道全双工收发电路，包含：多个发射器，用以依据一第一时钟所定义的时序来平行地传送多个发送信号至多个通道；多个接收器，用以依据一第二时钟所定义的时序来平行地接收、取样及均衡来自该多个通道的多个输入信号，并平行地产生多个均衡信号；多个速率转换器，用以依据该第一时钟所定义的时序来平行地转换该多个均衡信号以输出多个同步信号；以及，一时钟产生器，用以依据一控制信号来产生一第一时钟及一第二时钟，其中，该控制信号是与该多个同步信号的至少一个有关。

本发明的另一个目的是提供一种应用于一多通道收发电路的时序控制方法，该方法包含有：依据一控制信号来产生一第一时钟及一第二时钟，该第二时钟的频率是相关于该第一时钟的频率；依据一第一时钟所定义的时序来平行地传送多个发送信号至多个通道；依据一第二时钟所定义的时序来平行地接收、取样及均衡来自该多个通道的多个输入信号，并平行地产生多个均衡信号；以及，依据该第一时钟所定义的时序来平行地转换该多个均衡信号以输出多个同步信号。

本发明的另一个目的是提供一种多通道全双工收发电路，包含：一时钟产生器，用以依据一控制信号来产生一第一时钟及一第二时钟，而该第二时钟的频率是相关于该第一时钟的频率；其中，根据该第一时钟所定义的时序形成的一第一时钟域，以及根据该第二时钟所定义的时序形成的一第二时钟域；一第一时钟域电路，位于该第一时钟域，用以平行地传送多个发送信号；一第二时钟域电路，位于该第二时钟域，用以平行地取样及均衡多个输入信号以平行产生多个均衡信号；以及，一取样率转换器，耦接于该第一时钟域电路与该第二时钟域电路间，用以将自于该第二时钟域的该多个均衡信号转换为属于该第一时钟域的多个同步信号。

本发明的另一个目的是提供一种应用于一多通道全双工收发器的时序控制方法，包含以下步骤：根据一控制信号来产生一第一时钟及一第二时钟，而该第二时钟的频率是相关于该第一时钟的频率；根据该第一时钟所定义的时序所形成的一第一时钟域，在该第一时钟域中，平行传送多个发送信号；根据该第二时钟所定义的时序所形成的一第二时钟域中，进行平行接收、取样及均衡多个输入信号的步骤以平行产生多个均衡信号；以及，将自于该第二时钟域的该多个均衡信号转换为属于该第一时钟域的多个同步信号。

本发明的其它目的和优点可以从本发明所揭露的技术特征中得到进一步的了解。为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例并配合所附图式，作详细说明如下。

附图说明

图1显示一传统全双工通讯系统的架构方块图。

图2A显示本发明四通道全双工收发器的一实施例的架构方块图。

图2B显示本发明四通道全双工收发器的另一实施例的架构方块图。

[主要元件标号说明]

100全双工通讯系统

110、120、200、201收发器

112、124发送器

114、122接收器

116、126双工器

130通讯介质

210A～D混合电路

212A～D接收端低通滤波器

214A～D发送端低通滤波器

220A～D模拟数字转换器

222分数间距均衡器

230A～D取样率转换器

241A～D、240A～D加总电路

242A～D决策电路

243A～D逆取样率转换器

244、245消除信号产生器

246A～D数字模拟转换器

248时序误差检测器

250锁相回路

251多工器

252时序滤波器

253数字控制振荡器

256时间数字转换器

具体实施方式

图2A显示本发明四通道全双工PAM收发器的一实施例的方块图，其中，符号A、B、C、D分别表示四个通道。参考图2A，收发器200包含：四个混合电路(hybird circuit)210A～D(以下说明书中，以单一符号210A～D来表示四个符号210A、210B、210C及210D的简称)用来与四个介质相关接口MDI^{A～ D}(以下说明书中，以单一符号MDI^A～D来表示四个符号MDI^A、MDI^B、MDI^C及MDI^D的简称，而上标用以分辨所属通道)沟通；四个接收端低通滤波器(简称RX LPF)212A～D用以对乘载于四个介质相关接口MDI^A～D且通过混合电路210A～D输入的四个输入模拟信号r^A～D进行滤波，以产生四个输入滤波信号x^A～D；四个模拟数字转换器(ADC)220A～D用以分别将四个输入滤波信号x^A～D转换为四个数字信号y^A～D；四通道分数间距均衡器(fractionally-spaced equalizer，FSE)222用以均衡四个数字信号y^A～D，以产生四个均衡信号w^A～D；四个取样率转换器(SRC)230A～D将四个均衡信号w^A～D转换成四个同步信号v^A～D；四个加总电路240A～D用以分别将四个同步信号v^A～D减去四个消除信号a^A～D以产生四个已消除信号z^A～D；四个决策(decision)电路242A～D用以接收四个已消除信号z^{A～ D}，并分别产生四个硬决策(hard decision)HD^A～D及四个软决策(soft decision)SD^A～D；四通道消除器(CAN)244用以接收四个发送信号TS^A～D及产生四个消除信号a^A～D；四个数字模拟转换器(DAC)246A～D用以分别将四个发送符号TS^A～D转换为四个输出模拟信号b^A～D；四个发送端低通滤波器(TX LPF)214A～D用以分别对四个输出模拟信号b^A～D进行滤波，以产生四个输出滤波信号s^A～D，以备通过混合电路210A～D被传送至上述四个介质相关接口MDI^A～D；一时序误差检测器(timing error detector，TED)248用以接收硬决策HD^A及软决策SD^A并产生一第一时序误差信号TE0；以及，一锁相回路(PLL)250用以接收该第一时序误差信号TE0及一参考时钟REF，以产生一第一时钟CLK1及一第二时钟CLK2。一实施例，该锁相回路250为一全数位锁相回路(all-digital PLL，ADPLL)。该第一时钟CLK1是作为发送器(包含DAC 246A～D)及接收器的后端电路(包含加总电路240A～D、决策电路242A～D、消除器244及TED 248)中数字电路的计时脉冲，而该第二时钟CLK2是作为接收器前端电路(包含ADC220A～D及FSE 222)中数字电路的计时脉冲。请注意，SRC 230A～D的运作横跨二个时钟域(CLK1、CLK2)，其输入来自于第二时钟域CLK2，而其输出则属于第一时钟域CLK1。

锁相回路250包含：一多工器251，根据一逻辑控制信号MASTER，从该第一时序误差信号TE0及一第二时序误差信号TE1中，选择其中的一个信号输出当作一选择时序误差信号TE，其中，该逻辑控制信号MASTER表示该收发器200是否担任主收发器；一时序滤波器252，用以对该时序误差信号TE进行滤波，以产生一控制信号CON；一数字控制振荡器(DCO)253，根据该控制信号CON，产生该第一时钟CLK1、该第二时钟CLK2及一第三时钟CLK3；以及一时间数字转换器(TDC)256，用以检测该第三时钟CLK3及该参考时钟REF之间的时序误差，并产生该第二时序误差信号TE1来表示该时序误差。当该收发器200担任主收发器(例如：MASTER＝1)时，锁相回路250根据该参考时钟REF提供的时序，产生三个时钟CLK1、CLK2、CLK3，而该参考时钟REF通常由一石英振荡器所产生。当该收发器200担任从收发器(即MASTER＝0)时，锁相回路250根据输入模拟信号r^A内含的时序，产生三个时钟CLK1、CLK2、CLK3，而该输入模拟信号r^A是通过介质相关接口MDI^A及混合电路210A而传入。其中，该输入模拟信号r^A进入接收器后，经过一连串的处理(ADC 220A、FSE 222、SRC 230A、加总电路240A及决策电路242A)，由TED 248检测出该输入模拟信号r^A所内含的时序，并产生该第一时序误差信号TE0来表示其内含的时序。

在此仅例示而非限定，该收发器200可用以实施一10GBase-T收发器。根据10GBase-T的通讯标准，二个收发器之间，消息互传的额定符号速率(nominal symbol rate)等于800Msps，换言之，四个发送符号TS^A～D转换、四个硬决策HD^A～D及四个软决策SD^A～D名义上皆以每秒8亿次的速率来更新。本实施例中，第一时钟CLK1的额定频率等于800MHz；在任一实施例中，第一时钟CLK1的频率等于该收发器200的符号速率。当该收发器200担任主收发器(即MASTER＝1)时，第一时钟CLK1是根据一本地参考时钟REF而产生，至于该本地参考时钟REF通常由一石英振荡器所产生。当该收发器200担任从收发器(即MASTER＝0)时，第一时钟CLK1是根据一时序回复回路(timingrecovery loop)，追踪该通讯链另一端的主收发器发送符号的频率而产生，其中该时序回复回路包含ADC 220A、FSE 222、SRC 230A、加总电路240A、决策电路242A、TED 248及锁相回路250。无论该收发器200担任主收发器或从收发器，该第二时钟CLK2的频率与该第一时钟CLK1的频率之间是依据以下方程序(1)来维持一固定的关系：

(F_CLK2)＝(F_CLK1)×(I/D)......(1)

其中，F_CLK1及F_CLK2分别表示该第一时钟CLK1及该第二时钟CLK2的频率，同时，I及D为整数，同时I大于D且I及D二数互质。这使得该第二时钟CLK2的频率大于该第一时钟CLK1的频率，据此，ADC 220A～D会过取样且满足FSE 222对分数间距均衡的条件。须注意的是，由于过取样及分数间距均衡的关系，ADC 220A～D的取样时钟(如CLK2)的相位偏移(phase offset)就可以通过均衡来做补偿，虽然四个通道间可能存在时序偏斜(timing skew)，但这使得四个通道可以分享相同的取样时钟CLK2。换言之，虽然缆线不匹配(mismatch)可能导致通讯介质的四个通道产生时序偏斜，但该时序偏斜可以通过FSE 222来进行修正。

在图2A的收发器200中，FSE 222是一个设有多输入多输出均衡器(MIMOequalizer)，是根据如下四个方程式(2～5)所描述的有限脉冲响应(finite-impulse response，FIR)滤波函数，来产生输入y^A～D及产生输出w^{A～ D}。

$w_i^A=\underset{j}{\mathrm{\Σ}}(f_j^{\mathrm{AA}}{y}_{i-j}^A+f_j^{\mathrm{AB}}{y}_{i-j}^B+f_j^{\mathrm{AC}}{y}_{i-j}^C+f_j^{\mathrm{AD}}{y}_{i-j}^D)$

$w_i^B=\underset{j}{\mathrm{\Σ}}(f_j^{\mathrm{BA}}{y}_{i-j}^A+f_j^{\mathrm{BB}}{y}_{i-j}^B+f_j^{\mathrm{BC}}{y}_{i-j}^C+f_j^{\mathrm{BD}}{y}_{i-j}^D)$

$w_i^C=\underset{j}{\mathrm{\Σ}}(f_j^{\mathrm{CA}}{y}_{i-j}^A+f_j^{\mathrm{CB}}{y}_{i-j}^B+f_j^{\mathrm{CC}}{y}_{i-j}^C+f_j^{\mathrm{CD}}{y}_{i-j}^D)$

$w_i^D=\underset{j}{\mathrm{\Σ}}(f_j^{\mathrm{DA}}{y}_{i-j}^A+f_j^{\mathrm{DB}}{y}_{i-j}^B+f_j^{\mathrm{DC}}{y}_{i-j}^C+f_j^{\mathrm{DD}}{y}_{i-j}^D)---(2~5)$

其中，i与j是离散(discrete)时间信号或滤波系数的索引，而f^XY表示一均衡函数用以均衡从通道Y至通道X的响应。

SRC 230A～D为取样率转换器，用以根据以下数学方程式(6)：

$v_i^X=\underset{j}{\mathrm{\Σ}}{d}_{\mathrm{il}-\mathrm{jD}}{w}_j^X---\left(6\right),$

分别将四个均衡信号w^A～D转换成四个同步信号v^A～D。其中，X＝A、B、C及D，而d表示一FIR滤波函数，用以进行一内插处理。

消除器244是一个设有多输入及多输出滤波器，是根据如下四个方程式(7～10)所描述的FIR滤波函数，来接收输入TS^A～D及产生输出a^A～D。

$a_i^A=\underset{j}{\mathrm{\Σ}}(h_j^{\mathrm{AA}}\·{\mathrm{TS}}_{i-j}^A+h_j^{\mathrm{AB}}{\·\mathrm{TS}}_{i-j}^B+h_j^{\mathrm{AC}}{\·\mathrm{TS}}_{i-j}^C+h_j^{\mathrm{AD}}{\·\mathrm{TS}}_{i-j}^D)$

$a_i^B=\underset{j}{\mathrm{\Σ}}(h_j^{\mathrm{BA}}\·{\mathrm{TS}}_{i-j}^A+h_j^{\mathrm{BB}}{\·\mathrm{TS}}_{i-j}^B+h_j^{\mathrm{BC}}{\·\mathrm{TS}}_{i-j}^C+h_j^{\mathrm{BD}}{\·\mathrm{TS}}_{i-j}^D)$

$a_i^C=\underset{j}{\mathrm{\Σ}}(h_j^{\mathrm{CA}}\·{\mathrm{TS}}_{i-j}^A+h_j^{\mathrm{CB}}{\·\mathrm{TS}}_{i-j}^B+h_j^{\mathrm{CC}}{\·\mathrm{TS}}_{i-j}^C+h_j^{\mathrm{CD}}{\·\mathrm{TS}}_{i-j}^D)$

$a_i^D=\underset{j}{\mathrm{\Σ}}(h_j^{\mathrm{DA}}\·{\mathrm{TS}}_{i-j}^A+h_j^{\mathrm{DB}}{\·\mathrm{TS}}_{i-j}^B+h_j^{\mathrm{DC}}{\·\mathrm{TS}}_{i-j}^C+h_j^{\mathrm{DD}}{\·\mathrm{TS}}_{i-j}^D)---(7~10)$

其中，i与j是离散(discrete)时间信号或滤波系数的索引，而h^XY为一函数用以表示从本地收发器200的发送器的通道Y至本地收发器200的接收器的通道X的耦合效应(coupling)。

决策电路242A～D根据远程收发器中发送器所使用的调制方式，接收四个已消除信号z^A～D，并分别产生四个硬决策HD^A～D及四个软决策SD^A～D。一实施例中，该四个软决策SD^A～D与该四个已消除信号z^A～D相同。在另一实施例中，该远程收发器使用「THP预编码器」来进行预均衡，并通过对已消除信号z^{A～ D}进行模数(modulo)处理，来得到软式决策SD^A～D。例如：SD^X＝mod(z^X，M)，其中，X＝4、B、C、D，且M为二次幂(power of two)的整数。在任一实施例中，硬决策是从一个多阶集合中选出以最接近软决策，并作为远程收发器所传送的原始符号的最佳推测值。假设远程收发器利用PAM-4传送符号，硬决策是从一个四阶集合{-3，-1，1，3}中选出，以作为远程收发器所传送的符号值的最佳推测值。例如：若软决策SD^A等于1.21，则硬决策HD^A等于1，这是因为在四阶集合{-3，-1，1，3}中的1最接近1.21，故1是最佳推测值。再者，若软决策SD^A等于-2.87，则硬决策HD^A等于-3，这是因为在四阶集合{-3，-1，1，3}中的-3最接近-2.87，故-3是最佳推测值。

一实施例中，TED 248采用「Mueller-Muller criterion 」，并根据如下方程序(11)来产生该时序误差信号TE0。

${\mathrm{TE}0}_i={\mathrm{SD}}_i^A\·{\mathrm{HD}}_{i-1}^A-{\mathrm{HD}}_i^A\·{\mathrm{SD}}_{i-1}^A---\left(11\right)$

其中，i是时间索引。

TDC 256，用以检测该第三时钟CLK3及该参考时钟REF之间的时序误差，并产生一数字输出TE1来表示该时序误差。该TDC的实施方法是本领域技术人员所已知，故在此不予赘述，相关技术可参考美国专利公开第2007/0273569号。

DCO 253用以根据一控制信号产生一振荡时钟。该DCO的实施方法是本领域技术人员所已知，故在此不予赘述，相关技术可参考“All-Digital PLLand Transmitter for Mobile Phones，”written by Staszewski et al，published in IEEE Journal of Solid-State Circuits，VOL 40，NO 12，December 2005。一实施例中，DCO 253产生一谐波(harmonic)时钟，而该谐波时钟的频率高于第一时钟的频率I倍；同时，DCO 253还包含一个除以I的计数器(divide-by-Icounter)来将该谐波时钟进行除频，以产生该第一时钟CLK1；并且，DCO 253还包含一个除以D的计数器(divide-by-D counter)来将该谐波时钟进行除频，以产生该第二时钟CLK2。据此，DCO 253产生该第一时钟CLK1及该第二时钟CLK2，以满足方程式(1)的条件。一实施例中，DCO 253还包含一个除以N的计数器(divide-by-N counter)来将该谐波时钟进行除频，以产生该第三时钟CLK3，其中的除频率(divide-down ratio)N是介于该谐波时钟的频率及该参考时钟REF的频率之间。在一个适用于10GBase-T标准的实施例中，该参考时钟REF的额定频率为25MHz，而DCO 253所产生的谐波时钟的额定频率为4GHz；之后，将该谐波时钟的频率除以5以得到额定频率800MHz的该第一时钟CLK1；同时，将该谐波时钟的频率除以4以得到额定频率为1GHz的该第二时钟CLK2；将该谐波时钟的频率除以160以得到额定频率为25MHz的该第三时钟CLK3。

一实施例中，该时序滤波器252为一数字滤波器，用以具体实施如下z空间的转移函数(z-domain transfer function)：

$H\left(z\right)=K_P{z}^{-1}+\frac{K_I{z}^{-1}}{1-z^{-1}}---\left(12\right)$

混合电路210A～D提供一接口，使得一输出信号与一输入信号可以分享相同的通讯介质。该混合电路的实施方法为本领域技术人员所已知，故在此不予赘述，相关技术可参考美国专利公开第2006/0222173号。至于，低通滤波器212A～D、ADC 220A～D及DAC 246A～D同样为本领域技术人员所已知，故在此亦不予赘述。

在另一实施例中，回音消除及近端串音消除是在CLK2域而非CLK1域中进行。图2B显示本发明四通道全双工收发器的另一实施例的架构方块图。参考图2B，本实施例的收发器201是在CLK2域中进行回音消除及近端串音消除。图2B的收发器201与图2A的收发器201的架构基本上相同，但有以下的差别：在收发器201中，是在消除器245及加总电路241A～D中进行消除处理，而消除器245及加总电路241A～D是位于CLK2域中且是FSE 222的前级电路；相对地，在收发器200中，是在消除器244及加总电路240A～D中进行消除处理，而消除器244及加总电路240A～D是位于CLK1域中且是FSE222的后级电路。在收发器201中，由于消除处理比分数间距均衡处理还要早进行，逆取样率转换器(inverse sampling rate converter，简称iSRC)243A～D根据如下数学方程式(13)，将CLK1域中四个发送符号TS^A～D转换为CLK2域中四个转换信号^A～D：

$v_i^X=\underset{j}{\mathrm{\Σ}}{c}_{\mathrm{iD}-\mathrm{jI}}{\mathrm{TS}}_j^X---\left(13\right)$

其中，X＝A、B、C及D，而c表示一个用来进行内插的FIR滤波函数。

一实施例中，消除器(244或245)及FSE 222中的滤波器系数利用最小均方(least-mean-square，LMS)方法来将硬决策HD^X及软决策SD^X之间的平均平方误差(mean squared difference)最小化，其中，X＝A、B、C及D。滤波器系数采用的最小均方方法为本领域技术人员所已知，故在此不予赘述。然而，当一适应性滤波器工作的时钟域不同于硬式决策HD^X及软式决策SD^X的时钟域时，需进行一逆取样率转换处理，用以将硬决策HD^X及软决策SD^X的时钟域转换成该适应性滤波器工作的时钟域，以进行最小均方方法，上述方法适用于图2A或图2B的FSE 222及图2B的消除器245，而该逆取样率转换函数是采用上述方程式(13)的型式。

以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，本领域技术人员可进行各种变形或变更。

Claims (28)

1.一种多通道全双工收发电路，该收发电路包含：

多个发射器，用以依据一第一时钟所定义的时序来平行地传送多个发送信号至多个通道；

多个接收器，用以依据一第二时钟所定义的时序来平行地接收、取样及均衡来自该多个通道的多个输入信号，并平行地产生多个均衡信号；

多个速率转换器，用以依据该第一时钟所定义的时序来平行地转换该多个均衡信号以输出多个同步信号；以及

一时钟产生器，用以依据一控制信号来产生一第一时钟及一第二时钟，该第二时钟的频率是相关于该第一时钟的频率。

2.根据权利要求1所述的收发电路，其中该收发电路依据一逻辑控制信号以运作于一第一工作模式或一第二工作模式，其中，该逻辑控制信号表示该收发电路是否为一主收发电路。

3.根据权利要求2所述的收发电路，其中，该时钟产生器包括有一控制振荡器，其中当该收发电路运作于该第一工作模式时，该控制信号是与介于该控制振荡器的一输出时钟与一参考时钟的时序误差有关，并且

其中，该收发电路还包括有：

一时间数字转换器，用以检测该控制振荡器的该输出时钟与该参考时钟的时序误差。

4.根据权利要求2所述的收发电路，其中，当该收发电路运作于该第二工作模式时，该控制信号是与多个同步信号的其一的时序有关。

5.根据权利要求1所述的收发电路，其中该时钟产生器包括有一控制振荡器，其中，依据一第一除数对该控制振荡器的输出时钟进行除频以产生该第一时钟；以及依据一第二除数对该控制振荡器的该输出时钟进行除频以产生该第二时钟。

6.根据权利要求5所述的收发电路，其中该第一除数大于该第二除数。

7.根据权利要求1所述的收发电路，还包括有：

一决策电路，用以依据该多个同步信号的其一以产生一软决策以及一硬决策。

8.根据权利要求7所述的收发电路，还包括有：

一时序误差检测器，用以依据该软决策以及该硬决策以检测出位于该多个同步信号的其一的一时序误差。

9.根据权利要求1所述的收发电路，还包括有：

一分数间距均衡器，用以均衡来自该多个通道的多个输入信号。

10.根据权利要求1所述的收发电路，还包括有：

多个回音消除器，用以从在该多个输入信号中消除源自该多个发送信号的干扰。

11.根据权利要求1所述的收发电路，其中该时钟产生器还包括有一时序滤波器。

12.一种应用于一多通道收发电路的时序控制方法，该方法包含有：

依据一控制信号来产生一第一时钟及一第二时钟，该第二时钟的频率是相关于该第一时钟的频率；

依据一第一时钟所定义的时序来平行地传送多个发送信号至多个通道；

依据一第二时钟所定义的时序来平行地接收、取样及均衡来自该多个通道的多个输入信号，并平行地产生多个均衡信号；以及

依据该第一时钟所定义的时序来平行地转换该多个均衡信号以输出多个同步信号。

13.根据权利要求12所述的方法，其中该收发电路依据一逻辑控制信号以运作于一第一工作模式或一第二工作模式，其中，该逻辑控制信号表示该收发电路是否为一主收发电路。

14.根据权利要求13所述的方法，其中该收发电路包括有一控制振荡器，其中当该收发电路运作于该第一工作模式时，该控制信号是与介于该控制振荡器的一输出时钟与一参考时钟的时序误差有关，并且

其中，该方法还包括有：

通过一时间数字转换器来检测该控制振荡器的该输出时钟与该参考时钟的时序误差。

15.根据权利要求13所述的方法，其中，当该收发电路运作于该第二工作模式时，该控制信号是与多个同步信号的其一的时序有关。

16.根据权利要求12所述的方法，其中依据一第一除数对一控制振荡器的输出时钟进行除频以产生该第一时钟；以及依据一第二除数对该控制振荡器的该输出时钟进行除频以产生该第二时钟。

17.根据权利要求16所述的方法，其中该第一除数大于该第二除数。

18.根据权利要求12所述的方法，还包括有：

依据该多个同步信号的其一以产生一软决策以及一硬决策。

19.根据权利要求18所述的方法，还包括有：

依据该软决策以及该硬决策以决定位于该多个同步信号的其一的一时序误差。

20.根据权利要求12所述的方法，还包括有：

通过一分数间距均衡器来均衡来自该多个通道的多个输入信号。

21.根据权利要求12所述的方法，还包括有：

通过多个回音消除器来从在该多个输入信号中消除源自该多个发送信号的干扰。

22.根据权利要求12所述的方法，其中，该控制信号是与该多个同步信号的至少一个有关。

23.一种多通道全双工收发电路，该收发电路包含：

一时钟产生器，用以依据一控制信号来产生一第一时钟及一第二时钟，而该第二时钟的频率是相关于该第一时钟的频率；其中，根据该第一时钟所定义的时序形成的一第一时钟域，以及根据该第二时钟所定义的时序形成的一第二时钟域；

一第一时钟域电路，位于该第一时钟域，用以平行地传送多个发送信号；

一第二时钟域电路，位于该第二时钟域，用以平行地取样及均衡多个输入信号以平行产生多个均衡信号；以及

一取样率转换器，耦接于该第一时钟域电路与该第二时钟域电路间，用以将自于该第二时钟域的该多个均衡信号转换为属于该第一时钟域的多个同步信号。

24.根据权利要求23所述的收发电路，其中，该第二时钟域电路包括有一模拟数字转换器以及一分数间距均衡器。

25.根据权利要求23所述的收发电路，其中，该时钟信号产生器依据来自该第一时钟域电路的一时序误差信号以产生该第一时钟及该第二时钟，该时序误差信号用以代表位于该多个同步信号的其一的时序误差，并且

其中，该第一时钟域电路包括有：

一决策电路，用以依据该多个均衡信号的其一以产生一硬决策以及一软决策；以及

一时序误差检测器，耦接于该决策电路，用以依据该硬决策以及该软决策以产生该时序误差信号。

26.根据权利要求23所述的收发电路，其中该收发电路依据一逻辑控制信号以运作于一第一工作模式或一第二工作模式，其中，该逻辑控制信号表示该收发电路是否为一主收发电路。

27.根据权利要求26所述的收发电路，其中，该时钟产生器包括一锁相回路电路以及一多工器，该多工器是受该逻辑控制信号的控制。

28.根据权利要求23所述的收发电路，其中，该控制信号是与该多个同步信号的至少一个有关。

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