TWI403885B - 電腦系統重置裝置 - Google Patents

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TWI403885B TW095148528A TW95148528A TWI403885B TW I403885 B TWI403885 B TW I403885B TW 095148528 A TW095148528 A TW 095148528A TW 95148528 A TW95148528 A TW 95148528A TW I403885 B TWI403885 B TW I403885B
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Ming Chih Hsieh
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電腦系統重置裝置
本發明係關於一種重置裝置，尤指一種電腦系統重置裝置。
在電腦系統中，一般都設有用來重置系統硬體的硬體重置訊號產生裝置。當系統運行異常發生死機的時候，只要按下電腦面板上相應的重置開關，該硬體重置訊號產生裝置便會產生一硬體重置訊號，使電腦系統重新啟動並恢復正常。
圖1為習知的硬體重置訊號產生裝置。該硬體重置訊號產生裝置包括一由一電阻R1、一二極體D1、一電容C1及一3.3V輸入電壓Vcc組成的硬體重置訊號產生電路100，和一重置開關S1。該二極體D1與該電阻R1並聯後再與該電容C1串聯於該輸入電壓Vcc與地之間。該重置開關S1的一端與該電阻R1和該電容C1之間的一節點相連接，該重置開關S1的另一端接地。當重置開關S1被按下時，硬體重置訊號產生電路100的輸出端RESETn產生低電平的硬體重置訊號，該硬體重置訊號被提供給中央處理器、北橋以及網路晶片等硬體，使這些硬體重置。
電腦系統中包含許多系統參數，如進入系統的密碼、IP(Internet Protocol)位址等，用戶在使用過程中經常會修 改這些參數的預設值，若以後用戶忘記修改後的參數值而無法運行電腦系統，用戶又需要恢復這些參數的預設值。在這種情況下，按下重置開關S1重新啟動電腦，只能使中央處理器、北橋以及網路晶片等硬體重置，並不能使電腦系統參數恢復至預設值。
因是，實有必要對習知的電腦系統重置裝置加以改良，以消除上述缺失。
鑒於以上內容，有必要提供一種可以使電腦系統參數恢復至預設值的電腦系統重置裝置。
一種電腦系統重置裝置，包括一硬體重置訊號產生電路、一重置開關、一中央處理器、一計時電路和一閂鎖電路。該重置開關閉合時該硬體重置訊號產生電路的一輸出端輸出一硬體重置訊號給該中央處理器，使該中央處理器執行硬體重置。該計時電路的一輸入端與該硬體重置訊號產生電路的輸出端相連，該計時電路設定一計時時間，當該重置開關的閉合時間達到該計時時間時，該計時電路的一輸出端輸出一控制訊號。該閂鎖電路的一第一輸入端和一輸出端與該中央處理器相連，一第二輸入端與該計時電路的輸出端相連。該閂鎖電路閂鎖該控制訊號並將該控制訊號提供給該中央處理器，該中央處理器根據該控制訊號控制電腦系統參數恢復至預設值後發出一清除訊號給該閂鎖電路，以清除該閂鎖電路輸出的該控制訊號。
相較于習知技術，用戶需要恢復電腦系統參數的預設值時，只要使該重置開關的閉合時間達到該計時時間，該計時電路產生的控制訊號就會被該閂鎖電路閂鎖並提供給該中央處理器，該中央處理器從而根據該控制訊號控制電腦系統參數恢復至預設值。
10‧‧‧硬體重置訊號產生電路
20‧‧‧中央處理器
30‧‧‧計時電路
40‧‧‧閂鎖電路
S10‧‧‧重置開關
Reset Pin‧‧‧重置插腳
U2A‧‧‧第一或非門電路
U2B‧‧‧第二或非門電路
R‧‧‧第一輸入端
S‧‧‧第二輸入端
R2、R3‧‧‧電阻
C2‧‧‧電容
U1‧‧‧計時器
Vcc‧‧‧電源
a1、b1、a2、b2‧‧‧輸入端
c1、c2、RESETn、Q‧‧‧輸出端
GPIO1、GPIO2‧‧‧通用輸入輸出埠
圖1係習知的硬體重置訊號產生裝置的電路圖。
圖2係本發明電腦系統重置裝置的較佳實施方式的電路圖。
請參閱圖2，本發明電腦系統重置裝置的較佳實施方式包括一硬體重置訊號產生電路10、一重置開關S10、一中央處理器20、一計時電路30和一閂鎖電路40。
用戶按下該重置開關S10(閉合)時，該硬體重置訊號產生電路10的輸出端RESETn輸出低電平的硬體重置訊號，用戶鬆開該重置開關S10(斷開)後，該硬體重置訊號產生電路10的輸出端RESETn輸出高電平訊號。該硬體重置訊號產生電路10的輸出端RESETn與該中央處理器20的重置插腳Reset Pin相連。
該計時電路30包括一計時器U1、電阻R2、R3和電容C2。該電阻R2、電容C2和電阻R3依次串聯在該計時器U1的插腳1與插腳3之間。該計時器U1的插腳2與該電容C2和電阻R3之間的節點相連，插腳4、11懸空，插腳5、7、9、10接地，插腳12、13、14與一電源Vcc相連，插腳6與該硬體重置訊號產生電路 10的輸出端RESETn相連。
該閂鎖電路40包括一第一或非門電路U2A和一第二或非門電路U2B。該第一或非門電路U2A的輸入端a1作為該閂鎖電路40的第一輸入端R，該第一或非門電路U2A的輸入端b1與該第二或非門電路U2B的輸出端c2相連，該第一或非門電路U2A的輸出端c1作為該閂鎖電路40的輸出端Q與該第二或非門電路U2B的輸入端a2相連，該第二或非門電路U2B的輸入端b2作為該閂鎖電路40的第二輸入端S。該閂鎖電路40的第一輸入端R與該中央處理器20的一通用輸入輸出埠GPIO1相連，第二輸入端S與該計時器U1的插腳8相連，輸出端Q與該中央處理器20的一通用輸入輸出埠GPIO2相連。表1為該閂鎖電路40的真值表，其中“1”表示高電平訊號，“0”表示低電平訊號。
下面結合附圖說明本發明電腦系統重置裝置的較佳實施方式的工作原理。
利用該計時電路30設定一計時時間T，當該計時器U1的插腳6輸入持續時間大於或等於該計時時間T的低電平訊號，即用戶按下該重置開關S10的時間大於或等於該計時時間T時，該計時器U1的插腳8輸出高電平訊號；當該計時器U1的插腳6輸入持續時間小於該計時時間T的低電平訊號，即用戶按下該重置開關S10的時間小於該計時時間T時或用戶鬆開該重置開關S10後，該計時器U1的插腳8輸出低電平訊號。
該電腦系統開機後，該硬體重置訊號產生電路10的輸出端RESETn輸出高電平訊號，該計時器U1的插腳8輸出低電平訊號給該閂鎖電路40的第二輸入端S，該中央處理器20發出低電平訊號給該閂鎖電路40的第一輸入端R，根據該閂鎖電路40的真值表，此時該閂鎖電路40的輸出端Q輸出低電平訊號。
若該電腦系統需要進行硬體重置時，按下該重置開關S10(按下時間小於計時時間T)，該硬體重置訊號產生電路10的輸出端RESETn輸出低電平訊號，該電腦系統根據該中央處理器20的重置插腳Reset Pin輸入的低電平訊號執行習知的硬體重置。該閂鎖電路40的第二輸入端S依然輸入低電平訊號，輸出端Q保持輸出低電平訊號，故電腦系統參數不會恢復至預設值。此後該中央處理器20透過其內置韌體發出高電平訊號給該閂鎖電路40的第一輸入端R，使該閂鎖電路40的輸出端Q輸出低電平訊號。接著該中央處理器20又透過其內置韌體發出低電平訊號給該閂鎖電路40的第一輸入端R，使該閂鎖電 路40的輸出端Q保持輸出低電平訊號。
若該電腦系統需要進行硬體重置並使電腦系統參數恢復至預設值時，按下該重置開關S10(按下時間大於或等於計時時間T)，該硬體重置訊號產生電路10的輸出端RESETn輸出低電平訊號，該閂鎖電路40的第二輸入端S輸入高電平訊號，根據該閂鎖電路40的真值表，此時該閂鎖電路40的輸出端Q輸出高電平訊號給該中央處理器20的通用輸入輸出埠GPIO2。該電腦系統根據該中央處理器20的重置插腳Reset Pin輸入低電平訊號而執行習知的硬體重置。用戶鬆開該重置開關S10(斷開)後，該硬體重置訊號產生電路10的輸出端RESETn輸出高電平訊號，該閂鎖電路40的第二輸入端S輸入低電平訊號，根據該閂鎖電路40的真值表，此時該閂鎖電路40的輸出端Q保持輸出高電平訊號給該中央處理器20的通用輸入輸出埠GPIO2，該中央處理器20根據其通用輸入輸出埠GPIO2輸入的高電平訊號控制電腦系統參數恢復至預設值。此後該中央處理器20透過其內置韌體發出高電平的清除訊號給該閂鎖電路40的第一輸入端R，使該閂鎖電路40的輸出端Q輸出低電平訊號。接著該中央處理器20又透過其內置韌體發出低電平訊號給該閂鎖電路40的第一輸入端R，使該閂鎖電路40的輸出端Q保持輸出低電平訊號。
由上述可知，在該電腦系統開機後，按下該重置開關S10的時間小於計時時間T時，該電腦系統進行硬體重置，按下該重置開關S10的時間達到計時時間T時，該電腦系統進行硬體 重置並且電腦系統參數恢復至預設值。
綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施例，舉凡熟悉本案技藝之人士，在爰依本發明精神所作之等效修飾或變化，皆應涵蓋於以下之申請專利範圍內。
10‧‧‧硬體重置訊號產生電路
20‧‧‧中央處理器
30‧‧‧計時電路
40‧‧‧閂鎖電路
S10‧‧‧重置開關
Reset Pin‧‧‧重置插腳
U2A‧‧‧第一或非門電路
U2B‧‧‧第二或非門電路
R‧‧‧第一輸入端
S‧‧‧第二輸入端
R2、R3‧‧‧電阻
C2‧‧‧電容
U1‧‧‧計時器
Vcc‧‧‧電源
a1、b1、a2、b2‧‧‧輸入端
c1、c2、RESETn、Q‧‧‧輸出端
GPIO1、GPIO2‧‧‧通用輸入輸出埠

Claims (3)

  1. 一種電腦系統重置裝置，包括一硬體重置訊號產生電路、一重置開關和一中央處理器，該重置開關閉合時該硬體重置訊號產生電路的一輸出端輸出一硬體重置訊號給該中央處理器，使該中央處理器執行硬體重置，其改良在於，該電腦系統重置裝置還包括：一計時電路，其一輸入端與該硬體重置訊號產生電路的輸出端相連，該計時電路設定一計時時間，當該重置開關的閉合時間達到該計時時間時，該計時電路的一輸出端輸出一控制訊號；及一閂鎖電路，其一第一輸入端和一輸出端與該中央處理器相連，其一第二輸入端與該計時電路的輸出端相連，該閂鎖電路閂鎖該控制訊號並將該控制訊號提供給該中央處理器，該中央處理器根據該控制訊號控制電腦系統參數恢復至預設值後發出一清除訊號給該閂鎖電路，以清除該閂鎖電路輸出的該控制訊號；該中央處理器包括一重置插腳和兩通用輸入輸出埠，該重置插腳和該兩通用輸入輸出埠分別與該硬體重置訊號產生電路的輸出端、該閂鎖電路的第一輸入端和該閂鎖電路的輸出端相連。
  2. 如申請專利範圍第1項所述之電腦系統重置裝置，其中該計時電路包括一計時器、一第一電阻、一第二電阻和一電容， 該第一電阻、電容和第二電阻依次串聯在該計時器的一第一插腳與一第三插腳之間，該計時器的一第二插腳與該電容和該第二電阻之間的節點相連。
  3. 如申請專利範圍第1項所述之電腦系統重置裝置，其中該閂鎖電路包括一第一或非門電路和一第二或非門電路，該第一或非門電路的一輸入端與該第二或非門電路的一輸出端相連，該第一或非門電路的另一輸入端作為該閂鎖電路的第一輸入端，該第一或非門電路的一輸出端作為該閂鎖電路的輸出端，該第二或非門電路的一輸入端與該第一或非門電路的輸出端相連，該第二或非門電路的另一輸入端作為該閂鎖電路的第二輸入端。
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