TWI401658B - 液晶面板之閘極線驅動電路 - Google Patents

Description

液晶面板之閘極線驅動電路

本發明是有關於一種液晶面板之驅動電路，特別是有關於一種閘極線驅動電路。

目前，液晶面板由於低功率、低輻射等優勢，已廣為世人所接受。液晶面板之驅動主要是由一片薄膜電晶體驅動電路來控制一片液晶玻璃內各個液晶分子的偏轉角度，藉此產生各種畫面。精確的說，薄膜電晶體驅動電路是由多條並列的閘極線(Gate Line)，又稱掃描線(Scan Line)，與多條並列的資料線(Data Line)，又稱訊號線(Signal Line)，相互正交而形成一矩陣控制電路。在圖框(Frame)更新時，閘極線會逐一啟動，亦即饋入高電位，然後接收一條閘極線上正交的多條資料線的訊號，以更新一條閘極線上所對應的多個畫素。因此，為了控制每一個畫素的訊號，多條閘極線的啟動訊號是互相錯開的。

請參考第1圖，其係為習知之液晶面板之驅動電路之結構示意圖。圖中，驅動晶片10包括多個輸出埠，如第一輸出埠11、第二輸出埠12與第三輸出埠13；液晶面板20則包括多個閘極線，如第一閘極線21、第二閘極線22與第三閘極線23。此外，液晶面板20上還有多條與閘極線正交的資料線，因與本發明無直接之關聯而不予繪示。 在習知技術中，每一條閘極線皆電性連接到一個輸出埠，如第1圖所示，第一輸出埠11電性連接第一閘極線21、第二輸出埠12電性連接第二閘極線22且第三輸出埠13電性連接第三閘極線23。接下來請參考第2圖，其係為習知之液晶面板之驅動訊號之訊號波形圖。圖中，由於驅動晶片10依序自各個輸出埠輸出啟動電壓予閘極線；因此，第一閘極線驅動訊號係於第一時段T1呈現高電位的啟動狀態、第二閘極線驅 動訊號係於第二時段T2呈現高電位的啟動狀態，且第三閘極線驅動訊號係於第三時段T3呈現高電位的啟動狀態。

然而，一個液晶面板具有動輒數百條的閘極線，即使一個驅動晶片具有數十個輸出埠，一個液晶面板仍需要數十個驅動晶片來完成上述單調的逐一啟動模式，以快速更新螢幕上的圖框(Frame)來維持畫面的流暢。

有鑑於習知技藝之各項問題，為了能夠兼顧解決之，本發明人基於多年研究開發與諸多實務經驗，提出一種液晶面板之閘極線驅動電路，以作為改善上述缺點之實現方式與依據。

有鑑於此，本發明之目的就是在提供一種液晶面板之閘極線驅動電路，以改良習知之閘極線驅動電路，進而減少驅動晶片之使用量。

根據本發明之目的，提出一種閘極線驅動電路，其包含：一驅動晶片，至少包含一第一輸出埠及一第二輸出埠；一液晶面板，至少包含一第一閘極線、一第二閘極線及一第三閘極線；一第一開關以及一第二開關。其中，第一閘極線之一端電性連接第一輸出埠，另一端電性連接第一開關之一控制端。第三閘極線之一端電性連接第二輸出埠，另一端電性連接第二開關之一控制端。第一開關之一輸入端電性連接一工作電壓，第一開關之一輸出端電性連接第二開關之一輸入端，第二開關之一輸出端電性連接一接地點。第二閘極線之一端電性連接於第一開關之輸出端與第二開關之輸入端之間。

此外，本發明之閘極線驅動電路更可包含一高電位穩定電路及一低電位穩定電路，以增進本發明之第二閘極線驅動訊號的穩定度。其中，高電位穩定電路係用以穩定第二閘極線之高電位訊號，而低電位穩定電路係用以穩定第二閘極線之低電位訊號。

承上所述，因依本發明之液晶面板之閘極線驅動電路，具有以下優點：

(1)此閘極線驅動電路可用兩個輸出埠來驅動三個閘極線，亦可用三個輸出埠來驅動五個閘極線；依此類推，此閘極線驅動電路僅需要習知之畫素電路一半數量的輸出埠即可達成相同之功效，因此可節省一半數量的驅動晶片。

(2)此閘極線驅動電路雖須增加多個薄膜電晶體開關，然而這些薄膜電晶體開關於液晶面板驅動電路製程中可透過修改光罩圖樣而輕易達成，幾乎不增加額外成本。

10‧‧‧驅動晶片

11‧‧‧第一輸出埠

12‧‧‧第二輸出埠

13‧‧‧第三輸出埠

20‧‧‧液晶面板

21‧‧‧第一閘極線

22‧‧‧第二閘極線

23‧‧‧第三閘極線

24‧‧‧第四閘極線

25‧‧‧第五閘極線

31‧‧‧第一開關

32‧‧‧第二開關

33‧‧‧第三開關

34‧‧‧第四開關

311、321、331、341‧‧‧電晶體開關

41、411、412‧‧‧高電位穩定電路

42、421、422‧‧‧低電位穩定電路

51‧‧‧電晶體51

52‧‧‧電晶體52

53‧‧‧電晶體53

54‧‧‧電容54

55‧‧‧電晶體55

56‧‧‧電晶體56

57‧‧‧電晶體57

58‧‧‧電晶體58

59‧‧‧電晶體59

60‧‧‧電晶體60

61‧‧‧第一控制端

62‧‧‧第二控制端

63‧‧‧輸入端

64‧‧‧輸出端

65‧‧‧電容65

P1‧‧‧第一不穩定區段

P2‧‧‧第二不穩定區段

T1‧‧‧第一時段

T2‧‧‧第二時段

T3‧‧‧第三時段

T4‧‧‧第四時段

T5‧‧‧第五時段

Vdd‧‧‧工作電壓

第1圖係為習知技藝之液晶面板之驅動電路之結構示意圖；第2圖係為習知技藝之液晶面板之驅動訊號之訊號波形圖；第3圖係為本發明之閘極線驅動電路之結構示意圖；第4圖係為本發明之閘極線驅動訊號之訊號波形圖；第5圖係為本發明一實施例之閘極線驅動電路之結構示意圖；第6圖係為本發明另一實施例之閘極線驅動電路之結構示意圖；第7圖係為本發明一實施例之閘極線驅動訊號之訊號波形圖；第8圖係為本發明又一實施例之閘極線驅動電路之結構示意圖；第9圖係為本發明另一實施例之閘極線驅動訊號之訊號波形圖；第10圖係為本發明一實施例之閘極線驅動電路及電位穩定電路之結構示意圖；第11圖係為本發明一實施例之低電位穩定電路之結構示意圖；第12圖係為本發明一實施例之高電位穩定電路之結構示意圖；以及第13圖係為本發明一實施例之電位穩定電路之結構示意圖。

以下將參照相關圖式，說明依本發明之液晶面板之閘極線驅動電路之實施例，為使便於理解，下述實施例中之相同元件係以相同之符號標示來說明。

請參閱第3圖，其係為本發明之閘極線驅動電路之結構示意圖。圖中，閘極線驅動電路包含：一驅動晶片10，至少包含一第一輸出埠11及一第二輸出埠12；一液晶面 板20，至少包含一第一閘極線21、一第二閘極線22及一第三閘極線23；一第一開關31以及一第二開關32。第一閘極線21之一端電性連接第一輸出埠11，另一端電性連接第一開關31之一控制端。第三閘極線23之一端電性連接第二輸出埠12，另一端電性連接第二開關32之一控制端。第一開關31之一輸入端電性連接一工作電壓Vdd，第一開關31之一輸出端電性連接第二開關32之一輸入端，第二開關32之一輸出端電性連接一接地點。第二閘極線22之一端則電性連接於第一開關31之輸出端與第二開關32之輸入端之間。

請繼續參閱第4圖，其係為本發明之閘極線驅動訊號之訊號波形圖。圖中，當第一輸出埠11於第一時段T1輸出一啟動電壓予第一閘極線21時，第一閘極線驅動訊號為高電位狀態。此時，由於第一開關31接收到來自第一閘極線21的高電位訊號，因而使第一開關31之輸入端與輸出端導通，進而使第二閘極線22之一端電性連接到工作電壓Vdd。此時，由於第二輸出埠12僅提供第三閘極線23一低電位訊號，因此第二開關32處於不導通狀態。於是，第一閘極線驅動訊號與第二閘極線驅動訊號在第一時段T1內皆為高電位狀態。接下來，在第二時段T2時，第一輸出埠11提供低電位訊號給第一閘極線21因而導致第一開關31不導通，而第二開關32亦仍處於不導通狀態，因此第二閘極線驅動訊號在第二時段T2內仍處於高電位狀態。最後，當第二輸出埠12於第三時段T3輸出一啟動電壓予第三閘極線23時，第三閘極線驅動訊號為高電位狀態。此時，由於第二開關32接收到來自第三閘極線23的高電位訊號，因而使第二開關32之輸入端與輸出端導通，進而使第二閘極線22之一端電性連接到接地點。藉此，吾人即可利用第一開關31與第二開關32，來使第二閘極線驅動訊號於第二時段T2內呈現高電位狀態，並於第三時段T3時呈現低電位狀態。

請參考第5圖，其係為本發明一實施例之閘極線驅動電路之結構示意圖。圖中，第一開關311較佳可為一電晶體開關，為配合一般液晶面板驅動電路之製程，電晶體開關311較佳可為一場效電晶體(FET)開關，尤其可為一薄膜電晶體(TFT FET)開關。 藉此，電晶體開關311之實際達成手段可為簡單修改原液晶面板驅動電路之光罩圖樣，因而幾乎不增加額外的材料成本。此外，由於電晶體開關311僅作為一開關使用，因此不必刻意區隔源極(Source)與汲極(Drain)之組成成分。同理，第二開關321亦可為一電晶體開關。

承上所述，此閘極線驅動電路之缺點在於當第一閘極線21所對應之畫素接收多條資料線之訊號以進行更新時，這些訊號會在第一時段T1內誤植到第二閘極線22所對應的畫素內；然後於第二時段T2時再更新為正確的畫素資料。然而，由於畫素資料更新的速度極快，此一負面影響幾乎不可被肉眼所察覺，因而可以忽略不計。而此閘極線驅動電路在驅動一整塊液晶面板20的數百條閘極線時，卻可以節省下幾乎一半的輸出埠，亦即僅需幾乎一半數量的驅動晶片10即可達成與習知技術相同的效果，茲詳述如下。

請參考第6圖，其係為本發明另一實施例之閘極線驅動電路之結構示意圖。圖中，第一輸出埠11與第二輸出埠12驅動第一閘極線21與第三閘極線23之方式，以及透過第一開關31與第二開關32來控制第二閘極線22的方式，已詳述於前，在此不予贅述。請繼續參考第7圖，當第二輸出埠12於第三時段T3輸出一啟動電壓予第三閘極線23時，第三閘極線驅動訊號為高電位狀態。此時，由於第三開關33接收到來自第三閘極線23的高電位訊號，因而使第三開關33之輸入端與輸出端導通，進而使第四閘極線24之一端電性連接到工作電壓Vdd。此時，由於第三輸出埠13僅提供第五閘極線25一低電位訊號，因此第四開關34處於不導通狀態。於是，第三閘極線驅動訊號與第四閘極線驅動訊號在第三時段T3內皆為高電位狀態。接下來，在第四時段T4時，第二輸出埠12提供低電位訊號給第三閘極線23因而導致第三開關33不導通，而第四開關34亦仍處於不導通狀態，因此第四閘極線驅動訊號在第四時段T4內仍處於高電位狀態。最後，當第三輸出埠13於第五時段T5輸出一啟動電壓予第五閘極線25時，第五閘極線驅動訊號為高電位狀態。此時，由於第四開關34接收到來自第五閘 極線25的高電位訊號，因而使第四開關34之輸入端與輸出端導通，進而使第四閘極線24之一端電性連接到接地點。藉此，吾人即可利用第三開關33與第四開關34，來使第四閘極線驅動訊號於第四時段T4內呈現高電位狀態，並於第五時段T5時呈現低電位狀態。

承上所述，由圖中可以看出，此閘極線驅動電路之缺點在於當第一閘極線21與第三閘極線23所對應之畫素接收多條資料線之訊號以進行更新時，這些訊號會在第一時段T1內誤植到第二閘極線22所對應的畫素內，並在第三時段T3內誤植到第四閘極線24所對應的畫素內；然後分別於第二時段T2與第四時段T4時再更新為正確的畫素資料。然而，由於畫素資料更新的速度極快，此一負面影響幾乎不可被肉眼所察覺，因而可以忽略不計。而此閘極線驅動電路可利用3個輸出埠來驅動5個閘極線，亦即僅需幾乎一半數量的驅動晶片10即可達成與習知技術相同的效果。

接下來，請參考第8圖，其係為本發明又一實施例之閘極線驅動電路之結構示意圖。圖中，第一開關311較佳可為一電晶體開關、第二開關321較佳可為一電晶體開關、第三開關331較佳可為一電晶體開關，而第四開關341較佳亦可為一電晶體開關。其中，電晶體開關321與電晶體開關331可利用同一條導線驅動。

請參考第9圖，其係為本發明另一實施例之閘極線驅動訊號之訊號波形圖。由於第二閘極線驅動訊號在第二時段T2內，與工作電壓Vdd及接地點皆透過第一開關31與第二開關32進行電性隔離。因此，第二閘極線驅動訊號在第二時段T2內會呈現不穩定的高電位，如第一不穩定區段P1所示；此外，雖然第二閘極線驅動訊號在第三時段T3時已經透過第二開關32電性連接到接地點，但是仍可能因為第二開關32受到電磁干擾而產生浮動接地等現象，如第二不穩定區段P2所示。因此，為解決訊號不穩定問題，本發明提出解決之道如下。

請參考第10圖，其為本發明一實施例之閘極線驅動電路及電位穩定電路之結構示意圖。圖中，本發明另提出一高電位穩定電路41與一低電位穩定電路42，以解決第 一不穩定區段P1與第二不穩定區段P2的電位浮動現象。為方便解釋，圖中省略驅動晶片及其輸出埠之圖示。其中，高電位穩定電路41可簡單由一薄膜電晶體開關來實現，此薄膜電晶體開關之一控制端可電性連接於第一開關31之輸出端，而此薄膜電晶體開關之一輸入端則電性連接於工作電壓Vdd，且此薄膜電晶體開關之一輸出端電性連接於第二閘極線22。藉此，當第一閘極線21於第二時段T2內呈現低電位狀態而導致第一開關31關閉時，由於第二閘極線22仍處於高電位狀態而觸發高電位穩定電路41，進而使得第二閘極線22與工作電壓Vdd透過高電位穩定電路41之輸出端與輸出端而電性連接。因此，第二閘極線22於第二時段T2之高電位狀態可得到工作電壓Vdd之補充而避免浮動。

同理，低電位穩定電路42較佳可為一薄膜電晶體邏輯開關。此薄膜電晶體邏輯開關之一輸入端63電性連接於第二閘極線22，此薄膜電晶體邏輯開關之一輸出端64電性連接於接地點，然後此薄膜電晶體邏輯開關之一第一控制端61電性連接於第二閘極線22，此薄膜電晶體邏輯開關之一第二控制端62則電性連接於第三閘極線23。藉此，當第二閘極線22之訊號為邏輯低電位且第三閘極線23之訊號為邏輯高電位時，亦即第三時段T3時，此薄膜電晶體邏輯開關之輸入端63與輸出端64導通，而將第二閘極線22電性連接到接地點，以消除第二不穩定區段P2。

接下來，為求周詳，本發明於一實施例中提供一種薄膜電晶體邏輯開關之詳細結構如下。請參考第11圖，其係為本發明一實施例之低電位穩定電路之結構示意圖。為方便解釋，圖中僅繪示第二閘極線22、第三閘極線23與低電位穩定電路421。其中，低電位穩定電路421包含一電晶體51、一電晶體52、一電晶體53及一電容54。其詳細連接關係如第11圖所示，在此不予贅述。茲解釋其運作方式如下，在第二時段T2時，第二閘極線22處於高電位而第三閘極線23處於低電位。此時，電晶體51因為第二閘極線22而導通且電晶體52因為第三閘極線23不導通，進而導致電晶體53不導通，因此第二閘極線22在第二時段T2時，仍維持於高電位狀態，不會因為低 電位穩定電路421而產生負面影響。在第三時段T3時，第二閘極線22處於低電位而第三閘極線23處於高電位。此時，電晶體51因為第二閘極線22而不導通，電晶體52因為第三閘極線23而導通，進而將第三閘極線23之高電位饋入電晶體53之閘極以導通之。藉此，第二閘極線22透過電晶體53電性連接到接地點，以解決第二不穩定區段P2的電位浮動現象。當然，於本技術領域中具有通常知識者，可基於上述之詳細結構而輕易推知其他種類結構之低電位穩定電路42，然亦不脫離本發明之精神。

接下來，為了確認高電位穩定電路41與低電位穩定電路42可共存而不產生拮抗。本發明於一實施例中提出電位穩定電路之結構示意圖，如第12圖所示。圖中，各構件之連接關係及局部運作方式已詳述於前，在此不予贅述。僅推敲實際運作狀態如下：在第一時段T1時，第一閘極線21處於高電位而導致電晶體開關311導通，第三閘極線23處於低電位而導致電晶體開關321不導通，此時高電位穩定電路411導通而低電位穩定電路421不導通。在第二時段T2時，第一閘極線21與第三閘極線23皆處於低電位而導致電晶體開關311與電晶體開關321不導通，然而由於第二閘極線22仍處於高電位狀態而導致高電位穩定電路411導通。在第三時段T3時，由於電晶體開關321導通而將第二閘極線22之電位往下拉，導致高電位穩定電路411之閘極驅動電壓不足而關閉，因此高電位穩定電路411不導通高電位而低電位穩定電路421則導通低電位。最後，本發明更於一實施例中提出另一種電位穩定電路之結構示意圖，請參考第13圖，其係為本發明一實施例之電位穩定電路之結構示意圖。該電位穩定電路包含一高電位穩定電路412及一低電位穩定電路422。該高電位穩定電路412包含一電晶體55及一電晶體56；該低電位穩定電路422包含一電晶體57、一電晶體58、一電晶體59、一電晶體60及一電容65。其中電晶體55之輸入端與控制端皆電性連結於第一閘極線21，電晶體55之輸出端則電性連結於電晶體57之輸入端、電晶體56之控制端與第二閘極線22。電晶體56之輸入端電性連接於工作電壓Vdd，電晶體56之輸出端則電性連接於第二閘極線22。電晶體57、電晶體58與電晶體60之輸出 端接地。電晶體57與電晶體60之控制端、電晶體58之輸入端與電晶體59之輸出端皆電性連接於電容65之一端，電容65之另一端則接地。電晶體57與電晶體60之輸入端電性連接於第二閘極線22，電晶體59之控制端與輸入端則電性連接於第三閘極線23。

承上所述，茲解釋其穩定電位之運作方式如下：在第1時段T1時，第1閘極線21處於高電位而導致電晶體開關311導通，第三閘極線23處於低電位而導致電晶體開關321不導通。此時，電晶體55與電晶體56皆導通而導致第二閘極線22處於高電位。與此同時，由於第二閘極線22處於高電位，電晶體58導通；且由於第三閘極線23處於低電位，電晶體59不導通。因此，電晶體58將接地電壓傳遞到電晶體57與電晶體60之控制端；進而導致電晶體57與電晶體60不導通。在第2時段T2時，第1閘極線21與第三閘極線23皆處於低電位，然而由於第二閘極線22仍處於高電位狀態而導致電晶體56導通，進而使第二閘極線22在第2時段T2時仍穩定地維持在高電位狀態。在第三時段T3時，第三閘極線23處於高電位，因而導致電晶體59導通；電晶體59導通後，電晶體57與電晶體60也跟著導通，其中電容65之目的為穩定第三閘極線23之高電位。此時，電晶體57與電晶體60將第二閘極線22之電位往下拉，導致電晶體56之閘極驅動電壓不足而關閉，因此高電位穩定電路412不導通高電位而低電位穩定電路422則導通低電位。

以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。

10‧‧‧驅動晶片

11‧‧‧第一輸出埠

12‧‧‧第二輸出埠

20‧‧‧液晶面板

21‧‧‧第一閘極線

22‧‧‧第二閘極線

23‧‧‧第三閘極線

31‧‧‧第一開關

32‧‧‧第二開關

Claims (5)

1. 一種閘極線驅動電路，其包含：一驅動晶片，至少包含一第一輸出埠及一第二輸出埠；一液晶面板，至少包含一第一閘極線、一第二閘極線及一第三閘極線；一第一開關；以及一第二開關；其中，該第一閘極線之一端電性連接該第一輸出埠，另一端電性連接該第一開關之一控制端，而該第三閘極線之一端電性連接該第二輸出埠，另一端電性連接該第二開關之一控制端，而該第一開關之一輸入端電性連接一工作電壓，該第一開關之一輸出端電性連接該第二開關之一輸入端，該第二開關之一輸出端電性連接一接地點，而該第二閘極線之一端電性連接於該第一開關之該輸出端與該第二開關之該輸入端之間。
2. 如申請專利範圍第1項所述之閘極線驅動電路，其中該第一開關係為一薄膜電晶體開關。
3. 如申請專利範圍第1項所述之閘極線驅動電路，其中該第二開關係為一薄膜電晶體開關。
4. 如申請專利範圍第1項所述之閘極線驅動電路，更包括一高電位穩定電路，該高電位穩定電路可為一薄膜電晶體開關，該薄膜電晶體開關之一控制端電性連接於該第一開關之該輸出端，而該薄膜電晶體開關之一輸入端電性連接於該工作電壓，該薄膜電晶體開關之一輸出端電性連接於該第二閘極線。
5. 如申請專利範圍第1項所述之閘極線驅動電路，更包括一低電位穩定電路，該低電位穩定電路可為一薄膜電晶體邏輯開關，該薄膜電晶體邏輯開關之一輸入端電性連接於該第二閘極線，該薄膜電晶體邏輯開關之一輸出端電性連接於該接地點，該薄膜電晶體邏輯開關之一控制端電性連接於該第三閘極線。