TWI399133B - 主動式負載抑制裝置、電路及方法 - Google Patents

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Description

主動式負載抑制裝置、電路及方法
本發明係有關於一種抑制電路負載的方法，特別係有關於一種主動式負載抑制裝置。
一般來說，積體電路的產品容易受到靜電放電(electrostatic discharge,以下簡稱ESD)破壞。舉例來說，在積體電路中，當ESD電流流經一金氧半場效電晶體(metal－oxide－semiconductor field effect transistor,以下簡稱MOSFET)的源極或汲極時，ESD電流會破壞MOSFET，以致使MOSFET燒毀而無法正常開關。因此，靜電放電防護元件(ESD protector)可用在電路中，以防止ESD電流破壞。
第1圖為具有連接至一輸入或輸出端點120之一功能性電路系統110之習知積體電路100的示意圖。於端點120接收或傳送訊號，以連接功能性電路系統110。積體電路100可連接至包括一高電壓電源端點和一低電壓電源端點。在第1圖中，高電壓電源端點係顯示為VDD ，而低電壓電源端點係顯示為電性接地(electrical ground)。另外，可提供一高電壓電源端至低電壓電源端之靜電放電箝制元件(VDD －to－Vss ESD clamp)130以導到高電壓電源端點或低電壓電源端點流至另一個電源端點的ESD電流。
當於端點120接收一訊號以通過功能性電路系統110時，用於積體電路100的一ESD防護元件(ESD protector)140會導去流經積體電路100的端點120的ESD電流，使ESD電流轉向遠離功能性電路系統110。ESD防護元件140能夠保護功能性電路系統110不受ESD電流影響。舉例來說，ESD防護元件140可與功能性電路系統110並聯，並以端點120連接。ESD防護元件140可包括輸入/輸出靜電放電箝制(I/O ESD clamp)元件150a和150b以箝制流至高電壓電源端點的一ESD電壓，或者，在另一實施例中，ESD防護元件140可包括輸入/輸出靜電放電箝制(I/O ESD clamp)元件150a和150b以箝制流至低電壓電源端點的一ESD電壓。每一個ESD防護元件140的輸入/輸出靜電放電箝制元件150a和150b可包括傳遞訊號之元件。舉例來說，輸入/輸出靜電放電箝制元件150a和150b可包括一二極體(diode)或一場效電晶體(field effect transistor,FET)。
同時，隨著積體電路製程的進步功能性電路系統110可能應用於具有高速操作頻率的電路系統。然而，ESD防護元件140對端點120通常表現出一寄生電容值，當訊號通過功能性電路系統110時，ESD防護元件140會衰減施加於端點120的訊號，或使得此一訊號失真，造成電路特性的失效與故障。舉例來說，為二極體或一場效電晶體之輸入/輸出靜電放電箝制元件150a和150b會具有寄生電容值。ESD防護元件140的寄生電容值係典型地成為位於端點120之訊號的低通濾波器(low pass filter)，而產生不想要的訊號高頻損失。另外，更高耐受度的ESD防護元件常會 導致更大的寄生電容，因而惡化訊號的高頻損失。
習知的ESD防護元件係利用分散沿著介於輸入/輸出端點和功能性電路系統之間的傳輸線之例如二極體之ESD元件的方式。係於ESD元件之間設置阻抗(impedance)結構，以在允許箝制大電流的同時降低ESD防護元件的高頻訊號損失的效應。然而，這種”分散”的ESD防護元件會消耗大量空間，造成IC製造成本上升。此外，在某些功能性電路系統的應用時，上述分散的ESD防護元件也可能不會完全降低濾波效應。
在其他的習知ESD防護元件中，係於ESD防護元件中使用一電感以減輕高頻訊號的損失。上述電感係包括設置於一線圈的導體，以於電流通過上述線圈時產生一磁場。然而，上述電感會需要特殊的製程，且會消耗極大的佈局空間。上述電感的操作也會在鄰近的電路系統中造成不想要的磁場或電場干擾。當電路尺寸縮小或操作頻率增加時，上述干擾會變得更加嚴重。
根據本發明之一實施例提供一種用於一電路的一主動式負載抑制裝置，上述電路包括一功能性電路系統，連接至一端點以接收一交流電壓；一靜電放電防護元件，連接至上述端點，上述主動式負載抑制裝置包括一主動式電路系統，連接至一電源供應器，以提供一電抗，上述主動式電路系統提供的上述電抗係用以相消上述電路之位於上述端點之上述靜電放電保護元件造成的一電抗。
根據本發明之另一實施例提供一種電路，包括一功能性電路系統，連接至一端點以接收或傳送訊號；一靜電放電防護元件，連接至上述端點，以保護上述功能性電路系統不受上述端點的靜電放電影響，上述靜電放電防護元件於上述端點產生一電抗；一主動式負載抑制裝置，包括一主動式電路系統，連接至一電源供應器，以提供一電抗，上述主動式電路系統提供的上述電抗係用以相消上述靜電放電保護元件所產生的電抗。
本發明之又一實施例提供一種主動抑制一電路負載的方法，上述方法包括提供接收或傳送訊號之一端點；利用一靜電放電防護元件於上述端點造成一第一電抗，用以保護上述功能性電路系統不受靜電放電影響；利用一主動式電路系統，提供一第二電抗，以相消利用上述端點的上述第一電抗。
以下利用圖式，以更詳細地說明本發明實施例之主動式負載抑制裝置、電路和主動抑制一電路負載的方法。在本發明各實施例中，相同的符號表示相同或類似的元件。
一電路，係包括功能性電路系統，上述功能性電路系統具有複數個電子元件和介於電子元件之間的電性接點(electrical connection)。上述電子元件典型地包括主動或被動元件。舉例來說，上述電路可包括電阻、電容及/或電晶體。在本發明一實施例中，上述電路係用於一積體電路(IC)。上述積體電路可以是超大型積體電路(very large scale integration,VLSI)或超特大型積體電路(ultra large scale integration,ULSI)。
第2A圖為本發明一實施例之電路200的示意圖。電路200具有一功能性電路系統210，其連接至一輸入或輸出端點，以接收一訊號。功能性電路系統210包括一或多個功能性電子元件，以共同組成功能性的電路200。在第2A圖中顯示的功能性電路系統210係連接至維持一電壓VDD 之一高壓電源端點，以及接地之一低壓電源端點。上述端點可包括一導體或一半導體，使其能夠電性連接至功能性電路系統210的一個或多個元件。舉例來說，如果電路200為一積體電路，端點可為上述積體電路的銲墊(pad)。
一個或多個靜電放電防護元件(ESD protector)220a和220b可連接至功能性電路系統210之端點230a或230b的一或多個端點，以保護電路200的功能性電路系統210不遭受靜電放電電流(ESD current)的破壞。靜電放電防護元件220a和220b可分別連接至端點230a或230b。第2A圖的靜電放電防護元件220a和220b僅用以顯示本發明的實施例，然其並非用以限定本發明的範圍，或相等於本說明提供的實施例的範圍。上述靜電放電係可以源自累積正電荷或負電荷的一人體、一工具或另一物體。電路200所接收的靜電放電可來自電路200的端點230a或230b的其中之一或電路200的另一區域。如果電路200為一積體電路，用於上述積體電路之靜電放電防護元件220a和220b可合併在用於上述積體電路之同一晶片中。
靜電放電防護元件220a和220b係可導去可能危及電路200的功能性電路系統210之位於端點230a或230b的靜電放電電流。靜電放電防護元件220a和220b可連接至電路200的端點230a或230b。舉例來說，靜電放電防護元件220a和220b可與功能性電路系統210平行，以箝制任何會危及功能性電路系統210之位於端點230a或230b的電壓。靜電放電防護元件220a和220b可用在鄰近於電路200的端點230a或230b，以保護電路200不受在端點230a或230b產生之靜電放電電流的破壞。如果靜電放電防護元件220a和220b沒有導去靜電放電電流，靜電放電電流會經由端點230a或230b的流通過功能性電路系統210。然而，如果靜電放電防護元件220a和220b可以有效導去靜電放電電流，可使靜電放電電流遠離功能性電路系統210，達到靜電放電防護效果。因此，靜電放電防護元件220a和220b能夠保護電路200不受靜電放電影響，且不損害電路200的功能性。
靜電放電防護元件220a可包括一或多個輸入/輸出靜電放電箝制(I/O ESD clamp)元件，以引導端點230a對高電壓電源端點(VDD)或對低電壓電源端點的靜電放電電流。每個輸入/輸出靜電放電箝制元件240a和240b可包括一個或多個電子元件，舉例來說，每一個輸入/輸出靜電放電箝制元件240a或240b可包括二極體、電晶體(例如場效電晶體(field effect transistors,FETs))或雙載子接面電晶體(bipolar junction transistors,BJTs)，或其他適合使靜電放電 電流通過的元件。每個輸入/輸出靜電放電箝制元件240a和240b可包括例如電阻之額外的主動或被動電子元件。
電路200的靜電放電防護元件220b可包括一高電壓電源端(VDD)至低電壓電源端之靜電放電箝制元件(VDD －to－VSS ESD clamp)250，以保護功能性電路系統210不受在上述高電壓電源端點或低電壓電源端點之靜電放電電流的破壞。舉例來說，靜電放電電流可源自高電壓電源端點，或低電壓電源端點。如果高電壓電源端(VDD)至低電壓電源端之靜電放電箝制元件250偵測到上述電源端點之一的靜電放電電流，其可引導靜電放電電流至另一接地電源端點，而繞過(bypass)功能性電路系統210，以保護功能性電路系統210不受位於高電壓電源端點或低電壓電源端點之靜電放電電流的破壞。
靜電放電防護元件220a可以寄生電容值的形式呈現，其做為在端點230a之訊號之不想要的負載。如果靜電放電防護元件220a的寄生電容值以”CE ”表示，那麼靜電放電防護元件220a可在端點230a提供一阻抗(impedance)”ZE ”。上述阻抗”ZE ”具有一電抗(reactance)項”jXE ”，電抗(reactance)項”jXE ”係負載於在端點230a的訊號的任何交流成分。上述電抗項”jXE ”可大致上以方程式1表示：
上述靜電放電防護元件220a的寄生電容值”CE ”，可導致電路200之靜電放電防護元件220a的表現像位於端點230a之訊號的低通濾波器(low pass filter)。靜電放電防護 元件220a將大量衰減訊號之的高頻成分。
可提供一個或多個例如主動式負載抑制裝置260之主動式負載抑制元件，以降低位於端點230a之靜電放電防護元件220a所造成的負載。主動式負載抑制裝置260可連接至端點230。靜電放電防護元件220a產生之第一電抗”XE ”，而主動式負載抑制裝置260可提供第二電抗”XA ”，以相消上述第一電抗。主動式負載抑制裝置260可包括一主動電路系統，上述主動電路系統係連接至一個或多個電源供應端，以主動提供第二電抗”XA ”。舉例來說，如第2A圖所示，主動式負載抑制裝置260可分別連接至上述高電壓電源端點或低電壓電源端點，以對主動式負載抑制裝置260的主動電路系統供應電源偏壓。上述主動電路系統係包括一個或多個主動電子元件，也可包括一個或多個被動電子元件。
第2B圖為本發明另一實施例之電路200的示意圖。靜電放電防護元件220b可以寄生電容值的形式呈現，其做為在端點230b之不想要的負載。類似於第2A圖所顯示的實施例，靜電放電防護元件220b可在端點230b造成一阻抗(impedance)”ZE ”。上述阻抗”ZE ，，具有一電抗(reactance)項”jXE ”，電抗項”jXE ”係負載在端點230b的訊號的任何交流成分。可提供一個或多個例如主動式負載抑制裝置260之主動式負載抑制元件，經由提供第二電抗”XA ”以相消第一電抗”XE ”的方式，以降低位於端點230b之電壓之靜電放電防護元件220b施加的負載。舉例來說，一第一主動式負 載抑制元件可連接至端點230a，以降低靜電放電防護元件220a施加的負載，而一第二主動式負載抑制元件可連接至端點230b以降低靜電放電防護元件220b施加的負載。
主動式負載抑制裝置260可不為一電感元件(inductor)。舉例來說，主動式負載抑制裝置260可為一個或多個不包括一電感的主動及/或被動電子元件。一電感元件係包括設置於一線圈中之一導體，以於電流流經線圈時產生一磁場。當主動式負載抑制裝置260不包括任何電感元件時，可具有許多優點。當主動式負載抑制裝置260不包括任何電感元件時，其可被製造成想要的尺寸和形狀。主動式負載抑制裝置260也可用電路200中，而不需任何形成電感元件之結構的特殊製程。另外，當主動式負載抑制裝置260不包括任何電感元件時，在操作時產生較少的磁場干擾。
第3圖為第2A圖之部分電路示意圖，其顯示本發明實施例之主動式負載抑制裝置260和靜電放電防護元件220a。第3圖之每一個主動式負載抑制裝置260和靜電放電防護元件220a僅顯示本發明的實施例，然其並非用以限定本發明範圍，或相等於本說明提供的實施例的範圍。在第3圖的實施例中，每一個主動式負載抑制裝置260和靜電放電防護元件220a係利用一個或多個的各個電晶體，電容或電阻形成。
主動式負載抑制裝置260可為可調整的形式，以改變主動式負載抑制裝置260的負載抑制效應。舉例來說，可 以調整主動式負載抑制裝置260，以降低端點230a的負載，使之大約相等於端點230a之負載電容值約小於200fF的一等效電容，其中上述等效電容的端點的其中之一係連接至端點230a，而等效電容的另一端點係連接至低電壓電源端點。在一實施例中，在訊號的頻率約為2GHz時，端點230a的負載可降低至約小於200fF等效電容值。
為了可以改變負載抑制效應，主動式負載抑制裝置260可包括至少一可變電子元件，上述可變電子元件具有一可變值，如此改變上述可變電子元件的可變值係改變主動式負載抑制裝置260所提供的電抗(reactance)。舉例來說，主動式負載抑制裝置260可具有至少一可變電容和至少一可變電阻。舉例來說，用於一積體電路之的一可變電阻可包括一金屬－半導體場效電晶體(metal－semiconductor field effect transistor,MESFET)。
在第3圖的實施例中，主動式負載抑制裝置260具有一不可變電容270、一可變電容280、一第一可變電阻290和一第二可變電阻300。雖然用做為可變電容280、第一可變電阻290和第二可變電阻300的上述可變電子元件係用以提供改變主動式負載抑制裝置260的負載抑制效應，也可用不可變的電子元件代替可變電容280、第一可變電阻290和第二可變電阻300。本發明實施例也可提供第一、第二、第三和第四電晶體。在本實施例中，第一、第二、第三和第四電晶體為一第一p型通道金氧半場效電晶體(metal－oxide－semiconductor field effect transistor,以下稱 為MOSFET)310、一第二p型通道MOSFET 320、一第一n型通道MOSFET 330和一第二n型通道MOSFET 340。
如第3圖所示的實施例中，第一和第二p型通道MOSFET 310和320的源極係連接至上述高電壓電源端點。第一和第二p型通道MOSFET 310和320的閘極係連接至第一p型通道MOSFET 310和第一n型通道MOSFET 330的汲極。第一和第二n型通道MOSFET 330和340的源極係連接至上述低電壓電源端點。第一n型通道MOSFET 330的閘極係連接至可變電容280的第一端點和第二可變電阻300的第一端點。第二可變電阻300的第二端點係連接至上述低電壓電源端點。第二n型通道MOSFET 340的汲極係連接至第二p型通道MOSFET 320的汲極、第一可變電阻290的第一端點和第二n型通道MOSFET 340的閘極。可變電容280的第二端點和可變電阻290的第二端點係連接至不可變電容270的第一端點。不可變電容270的第二端點係連接至端點230a。
主動式負載抑制裝置260可提供具有一電抗(reactance)”jXA ”項的一阻抗(impedance)項。因此，基於部分實施例之主動式負載抑制裝置260，熟於此技藝之人士可導出一有用的電抗項的數學近似值。舉例來說，如第3圖的實施例中，電抗的數學近似值如方程式2所示：
阻抗中的電抗項”jXA ”為”jωR1 R2 C2 ”項。如第3圖所示，C2 為可變電容280的電容值，R1 為第一可變電阻290 的電阻值，R2 為第二可變電阻300的電阻值。利用分別改變調變電子元件280、290和300的值”C2 ”、”R1 ”、和”R2 ”，可以改變電抗”XA ”，以相消靜電放電防護元件220a所造成的電抗”XE ”至一適當的程度。
舉例來說，實際上可分別改變一個或多個可變電容280的電容值、第一可變電阻290和第二可變電阻300的電阻值，以提供電抗”XA ”，其值大約相等但正負號反向於靜電放電防護元件220a提供的電抗”XE ”。設定第2方程式”XA ”等於第1方程式的”XE ”的負值，那麼目標頻率”ω”可用方程式3表示：
當達到上述目標頻率”ω”時，表示主動式負載抑制裝置260能夠提供電抗”XA ”以最大程度的相消靜電放電防護元件220a產生的電抗”XE ”。在目標頻率”ω”附近的一範圍中，主動式負載抑制裝置260可保護位於端點230的訊號，使其不被靜電放電防護元件220a衰減，這樣的上述訊號可到達功能性電路系統210而不會被衰減。
另外，主動式負載抑制裝置260可具有一偏壓端點(bias terminal)350，可於偏壓端點350施加一偏壓，以調整主動式負載抑制裝置260的操作特性。可依據位於高電壓電源端點的電壓和位於低電壓電源端點的電壓的其中之一或兩者來挑選上述偏壓端點350的偏壓，以確保主動式負載抑制裝置260想要的操作條件。
在如第3圖所示的本發明實施例之靜電放電防護元件 220a中，輸入/輸出靜電放電箝制元件240a係包括一p型通道MOSFET 360，而輸入/輸出靜電放電箝制元件240b係包括一n型通道MOSFET 370。可提供一第一電阻380，以使p型通道MOSFET 360的閘極和源極互相連接。可提供一第二電阻380，以使n型通道MOSFET 370的閘極連接至上述低電壓電源端點。
第4A、4B和4C圖係顯示利用其他實施例之輸入/輸出靜電放電箝制元件240a及/或輸入/輸出靜電放電箝制元件240b實施之其他實施例之靜電放電防護元件220a。在第4A圖中，輸入/輸出靜電放電箝制元件240a係包括一第一二極體(diode)400，而輸入/輸出靜電放電箝制元件240b係包括一第二二極體410。如第4A圖所示，用於靜電放電防護元件220a的第一二極體400和第二二極體410可以串聯形式連接，並對高電壓電源端點和低電壓電源端點呈一反向偏壓(reverse-biased)方位連接。
在第4B圖中，輸入/輸出靜電放電箝制元件240a係包括一第一矽控整流器元件(silicon control rectifier)420，而輸入/輸出靜電放電箝制元件240b係包括一第二矽控整流器元件(silicon control rectifier)430。第一矽控整流器元件(silicon control rectifier)420和第二矽控整流器元件(silicon control rectifier)430以串聯形式連接，並為相同方位連接。舉例來說，第一和第二矽控整流器元件(silicon control rectifier)如第4B圖所示，用於靜電放電防護元件220a的第一矽控整流器元件(silicon control rectifier)420和 第二矽控整流器元件(silicon control rectifier)430可以串聯形式連接，並對高電壓電源端點和低電壓電源端點呈一反向偏壓(reverse－biased)方位連接。
第4C圖係顯示又一實施例之靜電放電防護元件220a。輸入/輸出靜電放電箝制元件240b係包括一電感440。在本實施例中，靜電放電防護元件220a可不包括如第3、4A和4B圖所示實施例之連接至高電壓電源端點的輸入/輸出靜電放電箝制元件240a
第5A和5B圖為本發明實施例之靜電放電防護元件220a的高電壓電源端至低電壓電源端之靜電放電箝制元件250。如第5A和5B圖所示，高電壓電源端至低電壓電源端之靜電放電箝制元件250係於端點230b提供一阻抗(impedance)”ZE ”如上所述，主動式負載抑制裝置260(例如如第2B圖所示)提供一阻抗”ZA ”，以相消阻抗”ZE ”的電抗部分。第5A圖的靜電放電防護元件220b和第5B圖的靜電放電防護元件220b僅提供與本發明一致的實施例，然其並非用以限定本發明的範圍或相等於本說明提供的實施例的範圍。在第5A和5B圖的實施例中，可利用一個或多個之各個電晶體、電容和電阻做為靜電放電防護元件220b。
在第5A圖所示的實施例中，高電壓電源端至低電壓電源端之靜電放電箝制元件250係包括一n型通道MOSFET 450和一電阻460。n型通道MOSFET 450的汲極係連接至高電壓電源端點。n型通道MOSFET 450的源極係連接至 電阻460的一第一端點和低電壓電源端點。n型通道MOSFET 450的閘極係連接至電阻460的一第二端點。
在第5B圖所示的實施例中，高電壓電源端至低電壓電源端之靜電放電箝制元件250係包括一p型通道MOSFET 470、一電阻480和第一、第二及第三n型通道MOSFET 490、500及510。電阻480的一第一端點、p型通道MOSFET 470的源極和第二n型通道MOSFET 500的汲極係連接至高電壓電源端點。第一n型通道MOSFET 490的源極和汲極、第二n型通道MOSFET 500的源極和第三n型通道MOSFET 510的源極係連接至低電壓電源端點。電阻480的一第二端點係連接至第一n型通道MOSFET 490、第三n型通道MOSFET 510和p型通道MOSFET 470的閘極。第二n型通道MOSFET 500的閘極係連接至p型通道MOSFET 470的汲極和第三n型通道MOSFET 510的汲極。
第6圖為本發明其他實施例之主動式負載抑制裝置260的示意圖。第6圖僅提供與本發明一致的實施例，然其並非用以限定本發明的範圍或相等於本說明提供的實施例的範圍。在第6圖所示的實施例中，可利用一個或多個之各個電晶體、電容和電阻做為主動式負載抑制裝置260。
在第6圖所示的實施例中，主動式負載抑制裝置260具有一不可變電容520、一第一可變電容530、一第二可變電容540、一第一可變電阻550、一第二可變電阻560、一第三可變電阻570、一第四可變電阻580、一第五可變電阻590和一第六可變電阻600。雖然可變電容530、540和可 變電阻550、560、570、580、590和600的可變電子元件係用於改變主動式負載抑制裝置260的抑制負載效果，不可變電子元件也可用於上述電子元件。在本實施例中的十七個電晶體係包括七個p型通道MOSFET和十個n型通道MOSFET。上述七個p型通道MOSFET係分別標示為第一至第七p型通道MOSFET610、620、630、640、650、660和670。上述十個n型通道MOSFET係分別標示為第一至第十n型通道MOSFET 680、690、700、710、720、730、740、750、760和770。
在第6圖所示的實施例中，第一、第二、第三、第四、第六和第七p型通道MOSFET 610、620、630、640、660和670的源極係分別連接至高電壓電源端點。第一、第二和第三p型通道MOSFET 610、620和630的閘極係分別連接至第二p型通道MOSFET 620的汲極和第四n型通道MOSFET 710的汲極。第四和第五p型通道MOSFET 640和650的閘極係分別連接至第四p型通道MOSFET 640的汲極和第六n型通道MOSFET 730的汲極。第五可變電阻590的第一端點係連接至高電壓電源端點，而第五可變電阻590的第二端點係連接至第五p型通道MOSFET 650的源極。第六和第七p型通道MOSFET 660和670的閘極係分別連接至第七p型通道MOSFET 670的汲極和第十n型通道MOSFET 770的汲極。第一n型通道MOSFET 680的汲極係連接至高電壓電源端點，而第一n型通道MOSFET 680的源極係連接至第八n型通道MOSFET 750和不可變 電容520的一第一端點。
第四n型通道MOSFET 710的汲極係連接至第六可變電阻600的第一端點。第六可變電阻600的第二端點係連接至低電壓電源端點。第三、第五、第六、第七、第八和第九n型通道MOSFET 700、720、730、740、750和760的源極係分別連接至低電壓電源端點。第四和第五n型通道MOSFET 710和720的閘極係分別連接至第五n型通道MOSFET 720的汲極和第三p型通道MOSFET 630的汲極。第六和第七n型通道MOSFET 730和740的閘極係分別連接至第七n型通道MOSFET 740的汲極、第五p型通道MOSFET 650的汲極和第二n型通道MOSFET 690的閘極。第八、第九和第十n型通道MOSFET 750、760和770的閘極係分別連接至第九n型通道MOSFET 760的汲極和第六p型通道MOSFET 660的汲極。
第一p型通道MOSFET 610的汲極係連接至第二n型通道MOSFET 690的汲極和第四可變電阻580的第一端點。第四可變電阻580的第二端點係連接至第二可變電阻560第一端點和第一n型通道MOSFET 680的閘極。第二可變電阻580第二端點係連接至第一可變電容530的第一端點。第二n型通道MOSFET 690的源極係連接至第三n型通道MOSFET 700的汲極。第三n型通道MOSFET 700的閘極係連接至第三可變電阻570的第一端點、第一可變電容530的第二端點和不可變電容520的第一端點。第三可變電阻570的第二端點係連接至第二可變電容540第一 端點。第二可變電容540第二端點係連接至低電壓電源端點。不可變電容520的第二端點係連接至主動式負載抑制裝置260的端點230。
第7A圖為本發明一實施例之具有第一端點780和第二端點790之一可變電容的應用的示意圖。本實施例之可變電容可用於如第3、4A、4B和4C圖所示之一個或多個可變電容280，以及如第6圖所示之可變電容530和540。上述可變電容可包括一第一薄膜電晶體(thin film transistor,以下簡稱FET)800和一第二FET 810。如第7A圖所示，第一FET 800的閘極可連接至第一FET 800的源極、第一FET 800的汲極和第一端點780。第二FET 810的閘極可連接至第二FET 810的源極、第二FET 810的汲極和第二端點790。第一和第二FET 800和810的基極可連接在一起，且上述基極可做為一偏壓端點820。上述偏壓端點820可施加一事先選擇的偏壓，以調整上述可變電容的有效電容值。
第7B、7C圖為本發明實施例之具有一第一端點830和一第二端點840之可變電阻的應用的示意圖。本實施例之可變電阻可用於如第3、4A、4B和4C圖所示之一個或多個可變電阻290、300或如第6圖所示之可變電阻550、560、570、580、590和600。在第7B圖中，上述可變電阻可包括複數個以串聯形式連接的FET 850a、850b、．．．．．．和850n，其中N等於n，N可為任意選擇的數值，以達到想要的電阻特性。FET 850a、850b、．．．．．．和850n其中之一的汲極可連接至一鄰 近FET的源極，並以串聯形式連接上述複數個FET的汲極和源極。FET 850a、850b、．．．．．．和850n的閘極可用做為偏壓端點860a、860b、．．．．．．和860n，可於上述偏壓端點860a、860b、．．．．．．和860n施加事先選擇的偏壓，以調整上述可變電阻的有效電阻值。
在第7C圖中，包括FET 850a、850b、．．．．．．和850n以並聯形式連接，其中N等於n，N可為任意選擇的數值，以達到想要的電阻特性。FET 850a、850b、．．．．．．和850n其中之一的汲極可連接至一鄰近FET的汲極，而FET 850a、850b、．．．．．．和850n其中之一的源極可連接至一鄰近FET的源極，並以並聯形式連接上述複數個FET的汲極和源極。FET 850a、850b、．．．．．．和850n的閘極可用做為偏壓端點860a、860b、．．．．．．和860n，可於上述偏壓端點860a、860b、．．．．．．和860n施加事先選擇的偏壓，以調整上述可變電阻的有效電阻值。
如第7A圖所示的可變電容以及如第7B、7C圖所示的可變電阻，僅提供與本發明一致的實施例，然其並非用以限定本發明的範圍或相等於本說明提供的實施例的範圍。在第7A、7B、7C圖的實施例中，可利用一個或多個之每一個電晶體、電容和電阻做為上述可變電容和可變電阻。
如上所述，主動式負載抑制元件可降低位於電路之輸入或輸出端點之靜電放電防護元件施加的負載。不包括一電感之主動式負載抑制元件可降低負載。此外，熟悉此項技藝之人士可調整主動式負載抑制元件的目標頻率，以降 低位於上述端點的負載至低於一預定的程度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾。舉例來說，主動式負載抑制元件和靜電放電防護元件可包括其他具有與實施例功能相同的電子結構。此外，例如”第一”、”第二”和”第三”等相關或位置性的詞語係用於相關之實施例中，且上述詞語可以互換。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧電路
110‧‧‧功能性電路系統
120‧‧‧端點
130‧‧‧高電壓電源端至低電壓電源端之靜電放電箝制元件
140‧‧‧靜電放電防護元件
150a、150b‧‧‧輸入/輸出靜電放電箝制元件
200‧‧‧電路
210‧‧‧功能性電路系統
220a、220b‧‧‧靜電放電防護元件
230‧‧‧端點
230a、230b‧‧‧端點
240a、240b‧‧‧輸入/輸出靜電放電箝制元件
250‧‧‧高電壓電源端至低電壓電源端之靜電放電箝制元件
260‧‧‧主動式負載抑制裝置
270‧‧‧不可變電容
280‧‧‧可變電容
290‧‧‧第一可變電阻
300‧‧‧第二可變電阻
310‧‧‧第一p型通道MOSFET
320‧‧‧第二p型通道MOSFET
330‧‧‧第一n型通道MOSFET
340‧‧‧第二n型通道MOSFET
350‧‧‧端點
360‧‧‧p型通道MOSFET
370‧‧‧n型通道MOSFET
380‧‧‧第一電阻
390‧‧‧第二電阻
400‧‧‧第一二極體
410‧‧‧第二二極體
420‧‧‧第一矽控整流器元件
430‧‧‧第二矽控整流器元件
440‧‧‧電感
450‧‧‧n型通道MOSFET
460‧‧‧電阻
470‧‧‧p型通道MOSFET
480‧‧‧電阻
490‧‧‧第一n型通道MOSFET
500‧‧‧第二n型通道MOSFET
510‧‧‧第三n型通道MOSFET
520‧‧‧不可變電容
530‧‧‧第一可變電容
540‧‧‧第二可變電容
550‧‧‧第一可變電阻
560‧‧‧第二可變電阻
570‧‧‧第三可變電阻
580‧‧‧第四可變電阻
590‧‧‧第五可變電阻
600‧‧‧第六可變電阻
610‧‧‧第一p型通道MOSFET
620‧‧‧第二p型通道MOSFET
630‧‧‧第三p型通道MOSFET
640‧‧‧第四p型通道MOSFET
650‧‧‧第五p型通道MOSFET
660‧‧‧第六p型通道MOSFET
670‧‧‧第七p型通道MOSFET
680‧‧‧第一n型通道MOSFET
690‧‧‧第二n型通道MOSFET
700‧‧‧第三n型通道MOSFET
710‧‧‧第四n型通道MOSFET
720‧‧‧第五n型通道MOSFET
730‧‧‧第六n型通道MOSFET
740‧‧‧第七n型通道MOSFET
750‧‧‧第八n型通道MOSFET
760‧‧‧第九n型通道MOSFET
770‧‧‧第十n型通道MOSFET
780‧‧‧第一端點
790‧‧‧第二端點
800‧‧‧第一FET
810‧‧‧第二FET
820‧‧‧偏壓端點
830‧‧‧第一端點
840‧‧‧第二端點
850a~850n‧‧‧FET
860a~860n‧‧‧偏壓端點
第1圖為具有一功能性電路系統和一靜電放電防護元件之習知電路的示意圖。
第2A圖為本發明一實施例之具有功能性電路系統、第一和第二靜電放電防護元件以及抑制第一靜電放電防護元件負載的主動式負載抑制裝置之電路的示意圖。
第2B圖為本發明一實施例之具有功能性電路系統、第一和第二靜電放電防護元件以及抑制第二靜電放電防護元件負載的主動式負載抑制裝置之電路的示意圖。
第3圖為第2A、2B圖之部分電路示意圖，其顯示本發明一實施例之主動式負載抑制裝置和靜電放電防護元件“
第4A、4B和4C圖為本發明其他實施例之主動式負載抑制裝置和靜電放電防護元件的示意圖。
第5A、5B圖為本發明實施例之高電壓電源端至低電壓電源端靜電放電防護元件的示意圖。
第6圖為本發明其他實施例之主動式負載抑制裝置的示意圖。
第7A圖為本發明一實施例之用於主動式負載抑制裝置之可變電容的示意圖。
第7B、7C圖為本發明實施例之用於主動式負載抑制裝置之可變電阻的示意圖。
200‧‧‧電路
210‧‧‧功能性電路系統
220a、220b‧‧‧靜電放電防護元件
230a、230b‧‧‧端點
240a、240b‧‧‧輸入/輸出靜電放電箝制元件
250‧‧‧高電壓電源端至低電壓電源端之靜電放電箝制元件
260‧‧‧主動式負載抑制裝置

Claims (17)

  1. 一種用於一電路之一主動式負載抑制裝置，該電路包括一功能性電路系統，連接至一端點以接收或傳送訊號，以及一靜電放電防護元件，連接至該端點，其中該主動式負載抑制裝置包括：一主動式電路系統，連接至一電源供應端，該主動式電路系統提供用以相消該電路之位於該端點之該靜電放電防護元件造成的一電抗，其中該主動式負載抑制裝置不包括一電感。
  2. 如申請專利範圍第1項所述之主動式負載抑制裝置，其中該主動式電路系統包括至少一可變電子元件，該可變電子元件具有一可變值，其中該可變值隨著該主動式負載抑制裝置的該電抗做變化。
  3. 如申請專利範圍第2項所述之主動式負載抑制裝置，其中該可變電子元件包括一可變電容。
  4. 如申請專利範圍第2項所述之主動式負載抑制裝置，其中該可變電子元件包括一可變電阻。
  5. 如申請專利範圍第1項所述之主動式負載抑制裝置，其中該主動式電路系統於3GHz至6GHz之間頻率提供至少一電抗預定值。
  6. 如申請專利範圍第1項所述之主動式負載抑制裝置，其中該主動式電路系統降低對該端點的負載係相等於電容值小於200fF的一等效電容對該端點的負載。
  7. 一種積體電路，包括： 一功能性電路系統，連接至一端點以接收或傳送訊號；一靜電放電防護元件，連接至該端點，以保護該功能性電路系統不受該端點的靜電放電影響，該靜電放電防護元件於該端點造成一電抗；以及一主動式負載抑制裝置，包括一主動式電路系統，連接至一電源供應器，以提供一電抗，該主動式電路系統提供的該電抗係用以相消該靜電放電防護元件造成的該電抗，其中該主動式負載抑制裝置不包括一電感。
  8. 如申請專利範圍第7項所述之積體電路，其中該主動式負載抑制裝置包括至少一可變電子元件，該可變電子元件具有一可變值，其中改變該可變電子元件的該可變值，以改變該主動式負載抑制裝置的電抗。
  9. 如申請專利範圍第8項所述之積體電路，其中該可變電子元件包括一可變電容。
  10. 如申請專利範圍第8項所述之積體電路，其中該可變電子元件包括一可變電阻。
  11. 如申請專利範圍第7項所述之積體電路，其中該主動式電路系統於3GHz至6GHz之間頻率提供至少一電抗預定值。
  12. 如申請專利範圍第7項所述之積體電路，其中該主動式電路系統降低對該端點的負載係相等於電容值小於200fF的一電容對該端點的負載。
  13. 一種主動抑制一電路負載的方法，該電路包括一功能性電路系統，連接至一端點以接收或傳送訊號，以及一 靜電放電防護元件，連接至該端點，以保護該功能性電路系統不受該端點的靜電放電影響，該方法包括下列步驟：(a)提供接收或傳送訊號之一端點；(b)利用一靜電放電防護元件於該端點造成一第一電抗，以保護該功能性電路系統不受靜電放電影響；以及(c)利用一主動式電路系統提供一第二電抗，以相消利用該端點的該第一電抗，該主動式電路系統係連接至一電源供應端，其中該主動式電路系統不包括一電感。
  14. 如申請專利範圍第13項所述之主動抑制一電路負載的方法，其中該主動式電路系統包括至少一可變電子元件，該可變電子元件具有一可變值，該方法更包括改變該可變電子元件的該可變值，以改變該第二電抗。
  15. 如申請專利範圍第14項所述之主動抑制一電路負載的方法，其中該可變電子元件包括一可變電容，該方法包括改變該可變電容的該可變值，以改變該第二電抗。
  16. 如申請專利範圍第14項所述之主動抑制一電路負載的方法，其中該可變電子元件包括一可變電阻，該方法包括改變該可變電阻的該可變值，以改變該第二電抗。
  17. 如申請專利範圍第13項所述之主動抑制一電路負載的方法，其中該步驟(c)包括在該電壓頻率介於3GHz至6GHz之間，提供具有至少一電抗預定值之該第二電抗。
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