TWI398873B - 錯誤確認命令協定之前向錯誤校正技術 - Google Patents

Description

錯誤確認命令協定之前向錯誤校正技術 發明領域

本發明之實施例總體而言係有關積體電路之領域，而更特別是，針對用於一錯誤確認命令協定之前向錯誤校正技術的系統、方法、與裝置。

發明背景

記憶體子系統典型包括兩個或更多積體電路，其以經過一段時間必然增加之傳送速率將資訊彼此傳送。例如，一主機(諸如一記憶體控制器)可於一命令互連體上將命令傳送至一記憶體裝置。將命令傳送至一記憶體裝置之可靠性相當重要，因為若出現錯誤，則儲存於記憶體中之資料可能訛誤。

發明概要

依據本發明之一實施例，係特地提出一種積體電路，其包含：核心邏輯組件；耦合至該核心邏輯組件之一輸入/輸出(IO)電路，該IO電路用以經由一N位元寬命令互連體將命令提供至一記憶體裝置；同位邏輯組件，其用以提供一或更多個同位位元來涵蓋該N位元寬命令互連體上提供之該等命令，其中若該記憶體裝置檢測到一同位錯誤，則其用以提供一命令同位ERROR信號；以及以一錯誤校正碼對一確認訊息編碼之邏輯組件，其並響應於接收到該命令同位ERROR信號而將該確認訊息提供至該記憶體裝置，其中該確認訊息是用以確認該命令同位ERROR信號的一或更多個位元。

圖式簡單說明

本發明之實施例經由範例，而非經由限制來加以繪示，伴隨圖式之圖形中，相同參考數字表示相同元件。

第1圖是一繪示根據本發明之一實施例執行的一計算系統之選定觀點的方塊圖。

第2圖是一繪示根據本發明之一實施例的前向錯誤校正邏輯之選定觀點的方塊圖。

第3圖是一繪示根據本發明之一實施例執行的一高效能計算系統之選定觀點的方塊圖。

第4圖是一繪示根據本發明之一實施例，用於一錯誤確認命令之該前向錯誤校正技術的一方法之選定觀點的流程圖。

較佳實施例之詳細說明

本發明之實施例總體而言係針對一錯誤確認命令協定之前向錯誤校正的系統、方法、與裝置。某些實施例中，一主機將命令送至一記憶體裝置並監測一命令ERROR信號以判定是否出現一發射錯誤。若該命令ERROR信號已被確定，則該主機之後可針對該錯誤確認命令來執行一前向錯誤校正。因為假設該錯誤確認命令可無誤地被接收，而該主機可將該等錯誤命令重送而無延遲，因此該所給協定較習知方法更有效率。此外，因為可使用較小緩衝器來儲存需重複執行之命令，所以該主機之硬體實施態樣可較簡單(與/或較小)。

第1圖是一繪示根據本發明之一實施例執行的一計算系統之選定觀點的高階方塊圖。該繪示實施例中，系統100包括主機110(例如，一記憶體控制器)、記憶體裝置120(例如，一動態隨機存取記憶體裝置或“DRAM”)、以及N位元寬命令(CMD)互連體130。為了方便說明，第1圖僅顯示一單一主機與一單一記憶體裝置。然而，應體認該系統100可幾乎具有任何數量之主機與/或記憶體裝置。例如，系統100可具有許多主機與/或記憶體裝置來支援一高效能計算應用程式。於替代實施例中，系統100可包括更多元件、較少元件、與/或不同的元件。

CMD互連體130可包括若干信號線來傳遞命令、位址、等等。某些實施例中，CMD互連體130為單向。CMD互連體130可具有任何數量之拓撲，包括點對點、多點、等等。

主機110控制往返記憶體裝置120間之資料轉移。某些實施例中，主機110可整合於與一或更多處理器相同的晶粒上。於替代實施例中，主機110可位於與一或更多處理器共同封裝之一晶粒上。尚有其他替代實施例中，主機110可為系統100之一晶片組的一部分。

主機110包括核心邏輯112、輸入/輸出(IO)電路114、以及前向錯誤校正邏輯(FEC)116。核心邏輯112可幾乎是一積體電路之任何核心邏輯，包括，例如，用於執行一或更多記憶體控制器功能的核心邏輯。IO電路114可包括驅動器、緩衝器、延遲鎖定迴路、鎖相迴路、等等來將命令經由互連體130發射至記憶體裝置120。

同位線132、CMD互連體130、以及CMD同位ERROR信號線134共同提供(就某種程度而言)易於錯誤之一高速數位界面。CMD互連體130提供一單向N位元(例如，1、2、3、...、N)寬互連體來轉移資料。主機110(例如，使用同位邏輯118)產生一或更多同位位元來涵蓋該等命令。該等同位位元可經由線段132來轉移。如下文中進一步討論，若記憶體裝置120檢測到一同位錯誤，則其可於線段134上確定一CMD同位ERROR信號。

某些實施例中，記憶體裝置120對系統100(至少部分)提供該主系統記憶體。於替代實施例中，記憶體裝置120對系統100(至少部分)提供一高速緩衝記憶體。記憶體裝置120包括記憶體陣列122、IO電路124、解碼邏輯126、以及同位邏輯128。IO電路124可包括閂鎖、緩衝器、延遲鎖定迴路、鎖相迴路、等等以便從主機110接收一或更多信號。於替代實施例中，記憶體裝置120可包括更多元件、較少元件、與/或不同的元件。

記憶體裝置120可使用同位邏輯128來判定互連體130上轉移之一命令是否具有一同位錯誤。若記憶體裝置120檢測到一同位錯誤，則其確定該CMD同位ERROR信號。主機110監測該界面以檢測該CMD同位ERROR信號(或僅為ERROR信號)是否被確定。

某些實施例中，若該主機檢測到確定該ERROR信號，則其送出一錯誤確認命令(CMD)時會使用一前向錯誤校正協定。例如，某些實施例中，前向錯誤校正邏輯116以一錯誤校正碼對該錯誤確認CMD編碼。該編碼之錯誤確認CMD可經由CMD互連體130而於”頻帶內”轉移至記憶體裝置120。

該繪示之實施例中，記憶體裝置120包括用以對該編碼之錯誤確認CMD解碼之解碼邏輯126。FEC邏輯116與解碼邏輯126將參照第2圖於下文中進一步說明。

第2圖是一繪示根據本發明之一實施例的前向錯誤校正邏輯之選定觀點的方塊圖。前向錯誤校正邏輯116接收一錯誤確認命令來作為一輸入，並提供以一錯誤校正碼來編碼之該錯誤確認命令來作為一輸出。某些實施例中，該錯誤校正碼是一漢明碼。於替代實施例中，可使用不同的錯誤校正碼。該繪示之實施例中，該錯誤確認訊息是一單一位元而該編碼確認訊息是M位元(例如，2、3、4、5、...、M)。應體認用來對該錯誤確認CMD編碼之位元數量將根據該實施態樣而改變。某些實施例中，該錯誤確認命令可由3個或更多位元組成。

解碼邏輯126接收一編碼之錯誤確認命令來作為一輸入，並提供該解碼之錯誤確認命令來作為一輸出。某些實施例中，解碼邏輯126提供邏輯116之相反功能。例如，若邏輯116提供一3位元漢明碼來將其輸入編碼，則邏輯126可提供一3位元漢明碼來將其輸入解碼。

第3圖是一繪示根據本發明之一實施例執行的一高效能計算系統之選定觀點的方塊圖。系統300是適合執行例如數千個每秒10的12次方浮點運算(或1000多個每秒數十億浮點運算)之一高效能計算平台。系統300包括並列運作之許多處理器302。某些實施例中，每一處理器可包括由一易於錯誤之互連體130連接的一主機110與一或更多DRAM 120。系統300執行之該等許多並列操作會大幅增加互連體130上出現一錯誤的可能性。例如，於一習知應用(例如，一PC)操作若干年後才出現的一錯誤會於系統300中幾小時(或幾天)內出現。藉由於該錯誤確認命令中使用前向錯誤校正技術來提供之該增強可靠性可改善系統300之該位元錯誤率(BER)。

第4圖是一繪示根據本發明之一實施例，用於一錯誤確認命令之該前向錯誤校正技術的一方法之選定觀點的流程圖。參照處理方塊402，一主機(例如，第1圖所示之主機110)將一或更多命令送至一記憶體裝置(例如，第1圖所示之記憶體裝置120)。某些實施例中，若該記憶體裝置檢測到一或更多的錯誤命令，則其確定一命令同位ERROR信號(或僅為ERROR信號)(406、408)。

404中，該主機監測該界面以判定該ERROR信號是否已被確定。參照處理方塊408，該記憶體裝置檢測到一錯誤並確定該ERROR信號。410中，該主機檢測到該ERROR信號並以一錯誤校正碼來將一ERROR確認命令(或僅為確認訊息)編碼。某些實施例中，該錯誤校正碼是一漢明碼。

參照處理方塊412，該主機將該編碼之確認訊息轉移至該記憶體裝置。某些實施例中，該確認訊息於該命令互連體上轉移。於替代實施例中，該確認訊息經由一專屬插腳(與信號線)來轉移。另有其他替代實施例中，該確認訊息於另一導體中被多工。

參照處理方塊414，該主機重複該錯誤命令而不確認該記憶體裝置是否已接收該編碼確認訊息。例如，該主機於送出該編碼確認訊息後，可於下一時鐘週期中開始重複該錯誤命令，因為可相當確定的是，在無發射錯誤或有可被校正之錯誤(歸功於該錯誤校正碼)的情況下，該編碼確認訊息可到達該記憶體裝置。某些實例中，因為該主機送出該編碼確認訊息後不需等待，所以該系統之效能可得以改善。

本發明之實施例的元件亦可提供來作為用於儲存該等機器可執行指令之一機器可讀媒體。該機器可讀媒體可包括，但不侷限於，快閃記憶體、光學碟片、唯讀光碟(CD-ROM)、數位多功能/視訊碟片(DVD)ROM、隨機存取記憶體(RAM)、可抹除可程式化唯讀記憶體(EPROM)、電子可抹除可程式化唯讀記憶體(EEPROM)、磁性或光學卡、傳播媒體或適合儲存電子指令之其他類型的機器可讀媒體。例如，本發明之實施例可被下或作為一電腦程式，其可經由一通訊鏈路(例如，一數據機或網路連接)並藉由於一或波或其他傳播媒體中具體化之資料信號而從一遠端電腦(例如，一伺服器)轉移至一要求電腦(例如，一客戶端電腦)。

以上說明中，使用特定術語來描述本發明之實施例。例如，該術語”邏輯”代表硬體、韌體、軟體(或其任何組合)來執行一或更多功能。例如，“硬體”之範例包括，但不侷限於，一積體電路、一有限狀態機器、或甚至組合邏輯。該積體電路可採用諸如一微處理器、一特定應用積體電路、一數位信號處理器、一微控制器、等等之處理器的形式。

應體認此規格中參照為“某一實施例”或“一實施例”表示連同該實施例說明之一特定特徵、架構、或特性包括於本發明之至少一實施例中。因此，應強調與體認本規格之各種不同部分當中，兩個或更多參照為“一實施例”或“某一實施例”或“一替代實施例”不需全參照為該相同實施例。此外，該特定特徵、架構、或特性可於本發明之一或更多實施例中適當組合。

同樣地，應體認上述本發明之實施例的說明中，為了簡化該揭示內容，各種不同特徵有時可共同聚集於一單一實施例、特徵、或其說明中，以協助對本發明之各種不同觀點的其中之一觀點或更多觀點的了解。然而，本揭示內容之方法並非闡述為反映該要求標的需要較每一申請專利範圍所明確敘述的更多特徵之一意圖。而是，如下列申請專利範圍所反映，本發明觀點較一單一上述揭示實施例之所有特徵少。因此，該實施方式以下之該等申請專利範圍在此明確合併於該實施方式中。

100、300．．．系統

110．．．主機

112．．．核心邏輯

114、124．．．輸入/輸出電路

116．．．前向錯誤校正邏輯

118、128．．．同位邏輯

120．．．記憶體裝置

122．．．記憶體陣列

126．．．解碼邏輯

130．．．N位元寬命令互連體

132．．．同位線

134．．．CMD同位ERROR信號線

302．．．處理器

402、404、406、408、410、412、414．．．處理方塊

第1圖是一繪示根據本發明之一實施例執行的一計算系統之選定觀點的方塊圖。

第2圖是一繪示根據本發明之一實施例的前向錯誤校正邏輯之選定觀點的方塊圖。

第3圖是一繪示根據本發明之一實施例執行的一高效能計算系統之選定觀點的方塊圖。

第4圖是一繪示根據本發明之一實施例，用於一錯誤確認命令之該前向錯誤校正技術的一方法之選定觀點的流程圖。

100．．．系統

110．．．主機

112．．．核心邏輯

114、124．．．輸入/輸出電路

116．．．前向錯誤校正邏輯

118、128．．．同位邏輯

120．．．記憶體裝置

122．．．記憶體陣列

126．．．解碼邏輯

130．．．N位元寬命令互連體

132．．．同位線

134．．．CMD同位ERROR信號線

Claims (20)

1. 一種積體電路，其包含：核心邏輯組件；耦合至該核心邏輯組件之一輸入/輸出(IO)電路，該IO電路用以經由一N位元寬命令互連體將命令提供至一記憶體裝置；同位邏輯組件，其用以提供一或更多個同位位元來涵蓋該N位元寬命令互連體上提供之該等命令，其中若該記憶體裝置檢測到一同位錯誤，則其用以提供一命令同位ERROR信號；以及以一錯誤校正碼對一確認訊息編碼之邏輯組件，其並響應於接收到該命令同位ERROR信號而將該確認訊息提供至該記憶體裝置，其中該確認訊息是用以確認該命令同位ERROR信號的一或更多個位元。
2. 如申請專利範圍第1項之積體電路，其中該確認訊息經由該N位元寬命令互連體提供至該記憶體裝置。
3. 如申請專利範圍第1項之積體電路，其中該核心邏輯組件將一或更多個命令重送至該記憶體裝置而不判定該記憶體裝置是否接收到該確認訊息。
4. 如申請專利範圍第3項之積體電路，其中該核心邏輯組件包含一記憶體控制器。
5. 如申請專利範圍第4項之積體電路，其中該核心邏輯組件更包含一處理器。
6. 如申請專利範圍第1項之積體電路，其中該錯誤校正碼包含一漢明碼。
7. 如申請專利範圍第1項之積體電路，其中該記憶體裝置是一動態隨機存取記憶體裝置(DRAM)。
8. 一種用於錯誤確認命令協定之前向錯誤校正的方法，其包含下列步驟：將一或更多個命令從一主機經由一命令互連體送至一記憶體裝置，其中該一或更多個命令中之至少某些命令由一或更多個同位位元來涵蓋；監測一輸入以查知來自該記憶體裝置之一命令同位ERROR信號；若該記憶體裝置檢測到一同位錯誤，則從該記憶體裝置接收該命令同位ERROR信號；以一錯誤校正碼對一確認訊息編碼，其中該確認訊息是用來確認該命令同位ERROR信號之一或更多個位元；以及將該確認訊息送至該記憶體裝置。
9. 如申請專利範圍第8項之方法，其中以該錯誤校正碼對該確認訊息編碼之步驟包含下列步驟：以一漢明碼對該確認訊息編碼。
10. 如申請專利範圍第8項之方法，其中將該確認訊息送至該記憶體裝置之步驟包含下列步驟：將該確認訊息經由該命令互連體送至該記憶體裝置。
11. 如申請專利範圍第8項之方法，其更包含下列步驟： 將一或更多個命令重送至該記憶體裝置而不判定該記憶體裝置是否接收到該確認訊息。
12. 如申請專利範圍第8項之方法，其中該主機包含一記憶體控制器。
13. 如申請專利範圍第8項之方法，其中該記憶體裝置包含一動態隨機存取記憶體裝置(DRAM)。
14. 一種用於錯誤確認命令協定之前向錯誤校正的系統，其包含：用以從一第二積體電路接收一或更多個命令之一第一積體電路；以及該第二積體電路經由一N位元寬命令互連體與該第一積體電路耦合，該第二積體電路包括：核心邏輯組件；耦合至該核心邏輯組件之一輸入/輸出(IO)電路，該IO電路用以經由該N位元寬命令互連體將該一或更多個命令提供至該第一積體電路；同位邏輯組件，其用以提供一或更多個同位位元來涵蓋該N位元寬命令互連體上提供之該等命令，其中若該第一積體電路檢測到一同位錯誤，則其用以提供一命令同位ERROR信號；以及以一錯誤校正碼對一確認訊息編碼之邏輯組件，其並響應於接收到該命令同位ERROR信號而將該確認訊息提供至該第一積體電路，其中該確認訊息是用以確認該命令同位ERROR信號的一或更多個位元。
15. 如申請專利範圍第14項之系統，其中該第一積體電路是一記憶體裝置。
16. 如申請專利範圍第15項之系統，其中該確認訊息經由該N位元寬命令互連體提供至該記憶體裝置。
17. 如申請專利範圍第15項之系統，其中該核心邏輯組件將一或更多個命令重送至該記憶體裝置而不判定該記憶體裝置是否無誤地接收到該確認訊息。
18. 如申請專利範圍第14項之系統，其中該核心邏輯組件包含一記憶體控制器。
19. 如申請專利範圍第15項之系統，其中該記憶體裝置包含一動態隨機存取記憶體裝置(DRAM)。
20. 如申請專利範圍第19項之系統，其中該DRAM包括用以對該確認訊息解碼之邏輯組件。