TWI398711B - 畫素結構及顯示面板 - Google Patents

Description

畫素結構及顯示面板

本發明是有關於一種畫素結構及具有此畫素結構的顯示面板，且特別是有關於一種採用聚合物穩定配向(Ploymer Stabilized Alignment,PSA)技術之畫素結構及具有此畫素結構的顯示面板。

在顯示器的發展上，隨著光電技術與半導體製造技術的進步，具有高畫質、空間利用效率佳、低消耗功率、無輻射等優越特性的液晶顯示器已逐漸成為市場之主流。

液晶顯示器包括了背光模組以及液晶顯示面板，而傳統液晶顯示面板是由兩基板以及填於兩基板之間的一液晶層所構成。一般而言，在液晶顯示面板的製造過程中，都會在兩基板上形成配向膜，以使液晶分子具有特定的排列。習知形成配向膜的方法是先塗佈配向材料之後，再對配向材料進行配向製程。而配向製程可以分成接觸式配向製程以及非接觸式配向製程。雖然非接觸式配向製程可解決接觸式磨擦配向產生的靜電問題及粒子(particle)污染等問題，但是其往往會發生配向表面之錨定能不足的問題。而如果配向表面之錨定能不足，將往往導致液晶顯示面板的顯示品質不佳。

為解決上述問題，目前已提出一種聚合物穩定配向(Ploymer Stabilized Alignment,PSA)的技術。此技術乃 是在液晶材料中摻入適當濃度的單體化合物(monomer)並且震盪均勻。接著，將混合後的液晶材料置於加熱器上加溫到達等向性(Isotropy)狀態。然後，當液晶混合物降溫25℃室溫時，液晶混合物會回到向列型(nematic)狀態。此時將液晶混合物注入至液晶盒並施予電壓。當施加電壓使液晶分子排列穩定時，則使用紫外光或加熱的方式讓單體化合物進行聚合反應以成聚合物層，由此達到穩定配向的目的。

一般來說，在PSA的液晶顯示面板中，會在畫素結構的畫素電極中形成配向狹縫，以使液晶分子產生特定的配向方向。而畫素電極中的配向狹縫越多雖可以越加精確控制液晶分子的配向，但配向狹縫所佔面積越多也同時會增加顯示不均勻(mura)現象，這是主要因為配向狹縫之微影蝕刻程序造成狹縫寬度不一致所導致。更詳細來說，在配向狹縫的微影蝕刻程序中，在曝光裝置的光學鏡組之間的交界處往往會因為該處之曝光條件與非交界處之曝光條件不完全一致，因此導致該處的狹縫寬度與其他狹縫寬度不一致。因而造成顯示面板在這兩處的亮度不同，而導致顯示不均勻(mura)問題。

本發明提供一種畫素結構以及具有此畫素結構的顯示面板，其可以減少傳統使用PSA技術之畫素結構及顯示面板中因所形成之配向狹縫寬度不一致而導致顯示不均勻 的問題。

本發明提出一種畫素結構，其包括掃描線以及資料線、主動元件、電容電極線、上電極圖案以及畫素電極。掃描線及資料線位於基板上。主動元件與掃描線以及資料線電性連接。電容電極線位於基板上。上電極圖案位於電容電極線的上方，其中上電極圖案中具有第一開口，其暴露出電容電極線。畫素電極與主動元件電性連接並覆蓋住電容電極線以及上電極圖案，其中畫素電極包括中間部以及與所述中間部連接的多個分支部，且中間部中具有第二開口，其暴露出第一開口。

本發明提出一種顯示面板，其包括第一基板、第二基板以及位於第一基板與第二基板之間的顯示介質。第一基板上具有多個畫素結構，且每一畫素結構如上所述。第二基板位於第一基板的對向，其中第二基板上包括設置有電極層。

基於上述，由於本發明之畫素結構中之上電極圖案中具有第一開口，且畫素電極的中間部具有第二開口。當於進行PSA技術的熟化程序時(curing process)，於電容電極線所施加的高電壓可經第一開口與第二開口而對第二開口上方之液晶分子產生配向作用，進而使該處之液晶分子達到預定的預傾角。如此一來，便可以增加電極的面積並減少畫素電極中之配向狹縫所佔的面積，進而減少因配向狹縫之微影蝕刻程序造成其寬度不一致所導致的顯示不均勻(mura)問題。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是根據本發明一實施例之顯示面板的剖面示意圖。請先參照圖1，本實施例之顯示面板包括第一基板100、第二基板110以及位於第一基板100與第二基板110之間的顯示介質150。

第一基板100之材質可為玻璃、石英、有機聚合物或是金屬等等。第一基板100上包括設置有畫素陣列層102，所述畫素陣列層102是由多個畫素結構所構成。而有關畫素陣列層102中之畫素結構將於後續段落作詳細說明。

第二基板110之材質可為玻璃、石英或有機聚合物等等。第二基板110上包括設置有一電極層112。在本實施例中，電極層112為透明導電層，其材質包括金屬氧化物，例如是銦錫氧化物或者是銦鋅氧化物。電極層112是全面地覆蓋於第二基板110上。另外，根據本發明之實施例，電極層112上並未設置有配向圖案(例如配向凸起或配向狹縫)。此外，根據本發明之另一實施例，第二基板110上可更包括設置有彩色濾光陣列(未繪示)，其包括紅、綠、藍色濾光圖案。另外，第二基板110上更可包括設置遮光圖案層(未繪示)，其又可稱為黑矩陣，其設置於彩色濾光陣列的圖案之間。

顯示介質150包括液晶分子。由於本實施例之顯示面 板為使用PSA技術之顯示面板，因此在顯示介質150中除了液晶分子之外，還包括單體化合物。換言之，在此顯示面板尚未進行單體化合物之熟化程序時，顯示介質150中包含有液晶分子以及單體化合物。當此顯示面板於進行單體化合物之熟化程序時，單體化合物會進行聚合反應而於畫素陣列層102以及電極層112之表面形成聚合物薄膜。因此當此顯示面板於進行單體化合物之熟化程序之後，此時顯示介質150主要為液晶分子。

接下來，將針對第一基板100上之畫素陣列層102作詳細說明。承上所述，畫素陣列層102是由多個畫素結構所構成，在本實施例中，每一畫素結構之設計如圖2A所示，圖2B為圖2A中之畫素電極的示意圖，圖3圖為2A中沿著剖面線I-I’的剖面示意圖。請參照圖2A、圖2B及圖3，在本實施例中，畫素結構包括掃描線SL以及資料線DL、主動元件T、電容電極線202、上電極圖案204以及畫素電極P。

掃描線SL及資料線DL位於第一基板上100。掃描線SL與資料線DL之延伸方向不相同。此外，掃描線SL以及資料線DL是位於不同的膜層，且兩者之間夾有絕緣層。掃描線SL與資料線DL主要用來傳遞驅動此畫素結構的驅動訊號。

主動元件T是與掃描線SL以及資料線DL電性連接。在此，主動元件T例如是一薄膜電晶體，其包括閘極G、通道層CH、源極s以及汲極D。閘極G與掃描線SL電性 連接，源極s與資料線DL電性連接，換言之，當有控制訊號輸入掃描線SL時，掃描線SL與閘極G之間會電性導通；當有控制訊號輸入資料線DL時，資料線DL會與源極s電性導通。通道層CH位於閘極之上方並且位於源極s與汲極D的下方。本實施例之主動元件T是以底部閘極型薄膜電晶體為例來說明，但本發明不限於此。在其他的實施例中，主動元件T也可以是頂部閘極型薄膜電晶體。

電容電極線202是位於第一基板100上。電容電極線202的延伸方向與掃描線SL平行。在本實施例中，電容電極線202可以與掃描線SL同時形成，因此電容電極線202與掃描線SL屬於同一膜層。根據本發明之一實施例，各畫素結構中的電容電極線202是電性連接至一共同電壓。

上電極圖案204位於電容電極線202的上方，其中上電極圖案204中具有一第一開口206，其暴露出位於上電極圖案204底下的電容電極線202。更詳細而言，上電極圖案204與電容電極線202之間兩者重疊設置，且兩者之間夾有一絕緣層211用以使上電極圖案204與電容電極線202兩者電性隔離，如圖3所示。而上電極圖案204中之第一開口206則是暴露出位於電容電極線202上方之絕緣層211。在本實施例中，上電極圖案204是於形成資料線DL時同時形成，因此上電極圖案204與資料線DL是屬於同一膜層。

根據本發明之一實施例，上電極圖案204包括一第一部份204a以及一第二部份204b，且第一開口206位於第 二部份204b。另外，本實施例之第一部份204a以及第二部份204b彼此分離開來。在圖2A中所繪示的第一部份204a是位於第二部份204b的兩側。然，本發明不限於此，在其他的實施例中，也可以僅設計一個第一部份，或者是第一部份204a與第二部份204b是連接在一起。

根據本發明之實施例，在此畫素結構中，更包括一遮蔽線205。遮蔽線205與資料線DL平行設置，且位於畫素結構的中間位置。在本實施例中，遮蔽線205是與資料線DL以及上電極圖案204同時形成，因此遮蔽線205可以直接與上電極圖案204之第二部份204b連接在一起。然，本發明不限於此，根據其他實施例，遮蔽線205可以與掃描線SL同時形成。由於遮蔽線205本身處於為浮置狀態，因此即使掃描線SL與遮蔽線205相接，也不會對掃描線SL的訊號傳遞造成影響。此外，在另一實施例中，遮蔽線205也可以不與上電極圖案204相連。

值得一提的是，遮蔽線205主要的作用為使位於遮蔽線205上方之液晶分子的傾倒而產生的顯示現象不會被人眼看到。因此，設計遮蔽線205可以使液晶顯示面板具有較佳的顯示品質，但本發明不限制一定要使用遮蔽線。換言之，在其他的實施例中，亦可以省略遮蔽線205的製作。

畫素電極P與主動元件T電性連接。在本實施例中，畫素電極P是與主動元件T之汲極D電性連接。更詳細而言，在畫素電極P與主動元件T之汲極D兩者重疊之處更包括設置有一接觸窗C1，以使畫素電極P與汲極D電性 連接。另外，畫素電極P覆蓋住電容電極線202以及上電極圖案204，畫素電極P與上電極圖案204之間夾有一絕緣層214(如圖3所示)。另外，在畫素電極P與上電極圖案204之第一部份204a之間形成有接觸窗C2，以使畫素電極P與上電極圖案204之第一部份204a電性連接。換言之，藉由接觸窗C2可使畫素電極P與上電極圖案204之第一部份204a共電位。另外，藉由上電極圖案204之第一部份204a與電容電極線202之間的電性耦合關係便可以將畫素電極P之電荷儲存於此處，如此便可構成畫素結構之儲存電容器。

此外，畫素電極P包括一中間部208以及與中間部208連接的多個分支部210。特別是，畫素電極P之中間部208中具有一第二開口212，其暴露出第一開口206。更詳細而言，如圖3所示，絕緣層214填入位於上電極圖案204中之第一開口206內，且第二開口212暴露出位於第一開口206上方之絕緣層214。根據本發明之實施例，位於畫素電極P之中間部208中之第二開口212的寬度大於位於上電極圖案204之第二部份204b中的第一開口206的寬度。此外，根據本發明之一實施例，位於畫素結構P之中間部208a中之第一開口212的寬度大於圖1所示之位於第一基板100與第二基板110之間之顯示介質150的厚度的兩倍。

再者，畫素電極P之分支部210是由中間部208往四個方向延伸，也就是分支部210是由中間部208往四周延伸至畫素結構的邊緣。在分支部210之間的空隙又稱為配 向狹縫210a。

另外，根據本實施例，畫素電極P的中間部208包括水平延伸部208a、垂直延伸部208b以及塊狀部208c。水平延伸部208a對應設置在電容電極線202的上方。垂直延伸部208b與水平延伸部208b交彼此垂直設置，且對應設置於遮蔽線205的上方。塊狀部208c位於水平延伸部208a與垂直延伸部208b的交叉處，因此水平延伸部208a與垂直延伸部208b是由塊狀部208c往四個方向延伸。在本實施例中，塊狀部208c與水平延伸部208a及垂直延伸部208b是直接連接在一起。另外，塊狀部208c主要是位於畫素結構的中心位置。

承上所述，本實施例之畫素電極P的中間部208中並未形成有狹縫，因此相較於傳統應用PSA技術之畫素結構的畫素電極中全面形成配向狹縫的設計，本實施例之畫素電極P的配向狹縫210a所佔的面積較小。由於本實施例之畫素電極P的配向狹縫210a所佔的面積較小，因此可以減少配向狹縫之微影蝕刻程序造成其寬度不一致所導致的顯示不均勻(mura)問題。

另外，本實施例在畫素電極P中形成第二開口212，並且上電極圖案204中形成第一開口206，如此可以使得位於第一開口206與第二開口212下方的電容電極線202暴露出來。因此，當本實施例之顯示面板於進行PSA的熟化程序而於電容電極線202施壓高電壓時，電容電極線202上的高電壓可以直接穿過第一開口206與第二開口212而 直接對第二開口212上方的液晶分子產生作用。換言之，由於液晶分子具有朝向高電壓傾倒的特定，因此位於畫素電極P之中間部208上方的液晶分子將因為經由第一開口206與第二開口212的電壓影響而產生預期的配向效果。因此，即使在畫素電極P的中間部208沒有設置配向狹縫，但利用第一開口206與第二開口212仍可以使中間部208上方的液晶分子達到預期的配向效果。

換言之，本發明將畫素電極P之中間部208設計為完整的電極圖案，以減少配向狹縫在畫素電極中所佔之面積，並且又在畫素電極P之中間部208設計第二開口212且在第二開口122下方形成第一開口，以使電容電極線202之電壓能對畫素電極P之中間部208上方的液晶分子產生配向效果。因此，本發明可以使畫素結構具有與傳統PSA畫素結構相同的配向效果，並且同時可達到降低畫素電極P的配向狹縫210a所佔的面積之目的，以減少配向狹縫之微影蝕刻程序造成其寬度不一致所導致的顯示不均勻(mura)問題。

上述圖2A與圖2B之實施例中，畫素電極P之中間部208的塊狀部208c是呈現菱形形狀，但本發明不限於此，根據其他實施例，塊狀部208c也可以是其他種形狀設計。

圖4A為根據本發明另一實施例之畫素結構的上視示意圖，圖4B為圖4A中之畫素電極的示意圖。圖4A及圖4B所示之實施例與上述圖2A與圖2B所示之實施例相似，因此相同的元件以相同的標號表示，且不再重複贅述。 圖4A及圖4B所示之實施例與上述圖2A與圖2B所示之實施例不同之處在於畫素電極P之中間部208的塊狀部208c是呈現矩形形狀或者是方形形狀。將塊狀部208c設計成矩形形狀或是方形形狀可以進一步減少畫素電極P中配向狹縫210a所佔的面積。

根據其他之實施例，塊狀部208c除了可以是上述之菱形、矩形或方形之外，其還可以是其他形狀，例如是圓形、三角形或是其他多邊形。

圖5A為根據本發明另一實施例之畫素結構的上視示意圖，圖5B為圖5A中之畫素電極的示意圖。圖5A及圖5B所示之實施例與上述圖2A與圖2B所示之實施例相似，因此相同的元件以相同的標號表示，且不再重複贅述。圖5A及圖5B所示之實施例與上述圖2A與圖2B所示之實施例不同之處在於在畫素電極P之中間部208中，其塊狀部208c與水平延伸部208a及垂直延伸部208b之間具有一間隙S。換言之，塊狀部208c與水平延伸部208a及垂直延伸部208b之間並非完整的連接在一起。

更詳細而言，塊狀部208c大致分成四個區塊，其各自位於水平延伸部208a及垂直延伸部208b的側邊處。另外，塊狀部208c與垂直延伸部208b之間的間隙S中更包括多個次分支部210’，且次分支部210’之間具有狹縫210b。類似地，在塊狀部208c與水平延伸部208a之間的間隙S中更包括多個次分支部210’，且次分支部210’之間具有狹縫210b。

圖6A為根據本發明另一實施例之畫素結構的上視示意圖，圖6B為圖6A中之畫素電極的示意圖。圖6A及圖6B所示之實施例與上述圖2A與圖2B所示之實施例相似，因此相同的元件以相同的標號表示，且不再重複贅述。圖6A及圖6B所示之實施例與上述圖2A與圖2B所示之實施例不同之處在於畫素電極P之相鄰兩分支部210之間的配向狹縫210a的長度可以不完全相同。舉例來說，圖中所示之配向狹縫210c較長，而配向狹縫210d較短。另外，配向狹縫210c與配向狹縫210d不同於配向狹縫210a之設計。配向狹縫210a是自中間部208往畫素結構的邊緣延伸，但配向狹縫210c與配向狹縫210d並未延伸至畫素結構的邊緣。因此，在配向狹縫210c與配向狹縫210d兩側的分支部210有局部是相連在一起。

值得一提的是，配向狹縫210c與配向狹縫210d可以任意的設計於分支部210之間，例如可相隔兩個或三個或以上的分支部210才設計一個配向狹縫210c或配向狹縫210d。

綜上所述，由於本發明之畫素結構中之上電極圖案中具有第一開口，且畫素電極的中間部具有第二開口。當於進行PSA技術的熟化程序時，於電容電極線所施加的高電壓可經第一開口與第二開口而對第二開口上方之液晶分子產生配向作用，進而使該處之液晶分子達到預定的預傾角。如此一來，便可以減少畫素電極中之配向狹縫所佔的面積，進而減少配向狹縫之微影蝕刻程序造成其寬度不一 致所導致的顯示不均勻(mura)問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧第一基板

102‧‧‧畫素陣列層

110‧‧‧第二基板

112‧‧‧電極層

150‧‧‧顯示介質

SL‧‧‧掃描線

DL‧‧‧資料線

T‧‧‧主動元件

G‧‧‧閘極

s‧‧‧源極

D‧‧‧汲極

CH‧‧‧通道層

P‧‧‧畫素電極

C1、C2‧‧‧接觸窗

202‧‧‧電容電極線

204‧‧‧上電極圖案

204a,204b‧‧‧第一部份、第二部份

205‧‧‧遮蔽線

206‧‧‧第一開口

208‧‧‧中間部

208a‧‧‧水平延伸部

208b‧‧‧垂直延伸部

208c‧‧‧塊狀部

210‧‧‧分支部

210’‧‧‧次分支部

210a、210b、210c、210d‧‧‧配向狹縫

211、214‧‧‧絕緣層

212‧‧‧第二開口

S‧‧‧空隙

圖1是根據本發明一實施例之顯示面板的剖面示意圖。

圖2A是根據本發明一實施例之畫素結構的上視示意圖。

圖2B是圖2A之畫素結構中之畫素電極的示意圖。

圖3是沿著圖2A之剖面線I-I’的剖面示意圖。

圖4A是根據本發明一實施例之畫素結構的上視示意圖。

圖4B是圖4A之畫素結構中之畫素電極的示意圖。

圖5A是根據本發明一實施例之畫素結構的上視示意圖。

圖5B是圖5A之畫素結構中之畫素電極的示意圖。

圖6A是根據本發明一實施例之畫素結構的上視示意圖。

圖6B是圖6A之畫素結構中之畫素電極的示意圖。

SL‧‧‧掃描線

DL‧‧‧資料線

T‧‧‧主動元件

G‧‧‧閘極

s‧‧‧源極

D‧‧‧汲極

CH‧‧‧通道層

P‧‧‧畫素電極

C1、C2‧‧‧接觸窗

202‧‧‧電容電極線

204‧‧‧上電極圖案

204a,204b‧‧‧第一部份、第二部份

205‧‧‧遮蔽線

206‧‧‧第一開口

Claims (17)

1. 一種畫素結構，包括：一掃描線以及一資料線，位於一基板上；一主動元件，其與該掃描線以及該資料線電性連接；一電容電極線，位於該基板上；一上電極圖案，包括一第一部份以及一第二部份，位於該電容電極線的上方，其中該第二部份具有一第一開口，其暴露出該電容電極線，該第二部份為浮置狀態；以及一畫素電極，其與該主動元件電性連接並覆蓋住該電容電極線以及該上電極圖案，其中該畫素電極包括一中間部以及與該中間部連接的多個分支部，且該中間部中具有一第二開口，其暴露出該第一開口。
2. 如申請專利範圍第1項所述之畫素結構，更包括：一第一絕緣層，位於該電容電極線與該上電極圖案之間，其中該第一開口暴露出位於該電容電極線上方之該第一絕緣層；以及一第二絕緣層，位於該畫素電極與該上電極圖案之間，其中該第二絕緣層填入該第一開口內，且該第二開口暴露出位於該第一開口上方之該第二絕緣層。
3. 如申請專利範圍第1項所述之畫素結構，其中該第二開口的寬度大於該第一開口的寬度。
4. 如申請專利範圍第1項所述之畫素結構，其中該畫素電極的該些分支部自該中間部往四個方向延伸。
5. 如申請專利範圍第1項所述之畫素結構，其中該畫素電極的該中間部包括：一水平延伸部，其對應設置在該電容電極線的上方；一垂直延伸部，其與該水平延伸部垂直設置；一塊狀部，其位於該水平延伸部與該垂直延伸部的交叉處。
6. 如申請專利範圍第5項所述之畫素結構，其中該塊狀部與該水平延伸部及該垂直延伸部直接連接在一起。
7. 如申請專利範圍第5項所述之畫素結構，其中該塊狀部與該水平延伸部及該垂直延伸部之間具有一間隙。
8. 如申請專利範圍第7項所述之畫素結構，其中在該塊狀部與該水平延伸部之間該間隙中以及該塊狀部與該垂直延伸部之間的該間隙中更包括多個次分支部。
9. 如申請專利範圍第5項所述之畫素結構，更包括一遮蔽線，位於該垂直延伸部之下方。
10. 如申請專利範圍第9項所述之畫素結構，其中該遮蔽線與該掃描線屬於同一膜層，或是與該資料線屬於同一膜層。
11. 如申請專利範圍第1項所述之畫素結構，其中該畫素電極之相鄰兩分支部之間具有一狹縫，且該些狹縫的長度不完全相同。
12. 如申請專利範圍第10項所述之畫素結構，其中該畫素電極之部分相鄰兩分支部有局部相連在一起。
13. 如申請專利範圍第1項所述之畫素結構，其中該上 電極圖案包括一第一部份以及一第二部份，其中該第一部份與該畫素電極電性連接，且該第一開口位於該第二部份中。
14. 如申請專利範圍第13項所述之畫素結構，其中該第一部份以及該第二部份彼此分離開來。
15. 一種顯示面板，包括：一第一基板，該第一基板上具有多個畫素結構，且每一畫素結構如申請專利範圍第1項所述；一第二基板，位於該第一基板的對向，其中該第二基板上包括設置有一電極層；以及一顯示介質，位於該第一基板與該第二基板之間。
16. 如申請專利範圍第15項所述之顯示面板，其中該畫素結構中之該第一開口的寬度大於該第一基板與該第二基板之間之該顯示介質的厚度的兩倍。
17. 如申請專利範圍第15項所述之顯示面板，其中該第二基板上之該電極層未設置有配向圖案。