TWI397827B - 電路設計的偏向分析系統及方法 - Google Patents

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Description

電路設計的偏向分析系統及方法
本發明係關於一種電路設計；特別是，本發明係關於電路設計中之電腦輔助模擬。
為了提供更強大的效能，目前的半導體電路係採用金屬化結構，其通常包括含導體層銅。一般而言，金屬化結構亦包括圍繞含導體層銅之低介電常數介電層(即低k，具有小於約4.0且通常介於2.0至4.0之介電常數)。含銅材質提供較佳的導電性，而低介電常數介電材質提供更快的速度及阻絕，像是串音(cross－talk)等有害電容效應。因為，許多低介電常數介電材質與含銅導電材質並不相容，金屬化結構常常包含較稠密且無法滲透之介電阻障層及導電阻障層，其置於含銅導電層與低介電常數介電層間。
現代積體電路之金屬化設計常具有10－12個金屬化層(level)，金屬化製程通常涉及鑲嵌或雙鑲嵌方法，意欲在製程期間維持平坦性。鑲嵌法可在基材上形成一介電層，適當的介層(vias)及溝槽被蝕刻進介電層，並且被沉積其中的一金屬層所覆蓋。超出的金屬將以平坦化方式移除。
現代積體電路之金屬層的數量增加，使用了平坦化方法，形狀上的差異仍屬常見，同樣地，當現存或將來出現之半導體電路的半導體結構之尺寸縮小，用以圖樣化外觀之微影製程之容忍度亦會降低。相關於圖樣化特徵於感光膜之裝備之聚焦深度限制了半導體基材上之高度或平坦性的差異量。若形狀或高度的差異超出此容忍度，則晶圓上某些圖案將會失焦，這將導致最終結構的尺寸產生誤差。此誤差會被累加，當製程於基材上的層數增加時，將導致更嚴重的形狀差異。
用來分析半導體晶片內之金屬化結構(即後段矽製程結構)的方法在該領域中係為習知，例如：Filippi,Jr.等人在美國專利公開號2005/0086628 A1中教示一電路設計分析系統與方法，其包含將一電路設計離散化成一連串的像素單元(即像素)供後續分析。
半導體結構尺寸將可能持續地縮減，這會使得半導體微影需要更嚴格的聚焦深度要求，因此，半導體製程需要特別的系統與方法，以輔助確保半導體微影製程能在期望的聚焦深度要求下被進行。
本發明提供一種用以分析電路設計之系統、方法及程式產品，此系統、方法及程式產品將電路設計離散化成一連串像素後平坦化，以產生一連串的像素偏向(deflection)，在此背景中提供電路設計分析結果。此系統及方法一般而言可應用於實際結構所涉及平坦化製程之電路設計。
此系統、方法及程式產品使用一演算法，其考量到從電路設計離散化後的個別像素中之組成材質的比例，通常這些材質包含(但不限制)一導體材質及至少一介電材質。
進一步來說，關於本發明用以分析一電路設計之電腦系統，此電腦系統包含用以將一電路設計離散化成一連串像素單元之手段，亦包含用以決定每一個像素單元中組成材質之比例之手段，最後亦包含於使用包含組成材質之比例之演算法時，用以決定每一個像素單元中取決於平坦化之偏向之手段。
此電腦系統亦可包含用以映射每一個像素單元之偏向之手段以作為一個附加元件，亦可包含一用以估計(evaluate)映射之手段以作為另一個附加元件。
本發明之系統可應用於半導體電路設計及非半導體電路設計中，此系統企圖應用於銅材質及低介電常數介電材質其中之一或兩者皆為電路設計之組成材質中。
對於一電路設計(主要)包含以下材質(comprising(primarily))、基本上由以下材質組成(consisting essentially of)、或由以下材質組成(consisting of)：銅組成材質及介電材質，系統所使用之演算法可以為： 其中，δ為偏向；P為平坦化下壓力；A為像素面積；hi 為第i接線層之高度；xi Cu 為第i接線層中之銅之面積比例；ECu 為銅之楊式係數；及Ediel 為介電組成材質之楊式係數。
對於電路設計中包含其他組成材質或非銅之導體組成材質(例如但不限制為鋁導體組成材質)，此系統所使用的一般之平坦化偏向演算法為： 其中，δ為偏向；P為平坦化下壓力；A為像素面積；hi 為第i接線層之高度；xi j 為第i接線層中之第j組成材質之面積比例；及Ei j 為第i接線層中之第j組成材質之楊式係數。
本發明之方法及電腦程式產品係由本發明之系統而來，其亦具有相同之附加限制條件。
特別地，本發明用以分析電路設計之方法包含將電路設計離散化成一連串之像素單元，亦包含決定每一個像素單元中至少一組成材質之比例，最後亦包含於使用包含至少一組成材質之比例之演算法時，決定每一個像素單元中取決於平坦化之偏向。
此方法之第一附加條件包含映射每一個像素單元之偏向，第二附加條件包含估計映射。
特別地，本發明之電腦程式產品包含一電腦可利用媒體，其包含一電腦可讀取程式。當電腦可讀取程式在一電腦中執行時，可使電腦將一電路設計離散化成一連串之像素單元，亦可使電腦決定每一個像素單元中至少一組成材質之比例，最後於使用包含至少一組成材質之比例之演算法時，可使電腦決定每一個像素單元中取決於平坦化之偏向。
此電腦程式產品之第一附加條件使得電腦映射每一個像素單元之偏向，此電腦程式產品之第二附加條件使電腦估計映射。
本發明提供一種用以分析電路設計之系統、方法及電腦程式產品，此系統、方法及電腦程式產品提供電路設計中平坦化離散後之像素所產生的偏向之電路分析結果。
第1圖根據本發明之實施例，繪示一電路設計之剖面圖，其電路設計之離散化像素偏向可以被確定且映射。
第1圖中顯示基材10包含3個像素(或像素區域)10a、10b及10c，在此實施例中，此基材10可包含導體材質、半導體材質及介電材質其中之一，基材10可包含但不限制為一半導體材質、一陶瓷基材、一樹脂玻璃合成基材及一平面顯示基材。關於任何前述之基材，此實施例與本發明亦考量到基材10可能具有電子裝置或半導體裝置設於其中或其上，此電子裝置或半導體裝置的存在並不必然為本發明之限制條件，但一般而言基材10包含前述任何基材係屬平常。典型的電子裝置或半導體裝置包含但不限制為電晶體、電阻、二極體及電容。
第1圖亦繪示一置於包含該像素10a、10b及10c之基材10上之多層金屬化層12，此多層金屬化層12包含一連串的導體層18，而一連串的介電層16被設置於一連串的導體層18間，導體層18具有垂直延伸元件及水平延伸元件其中之一或兩者。垂直延伸元件通常為設置於介電層16內之介層中之螺栓層(stud layer)，水平延伸元件通常為設置於介電層16內之溝槽中之互連層(interconnect layer)。
此實施例與本發明考量到導體層18及介電層16皆可分別包含任何多種導體材質及介電材質，非限定導體材質包含金屬、金屬合金、金屬氮化物、金屬矽化物、摻雜多晶矽(即每立方公分有1018 至1022 摻雜原子)及多矽導體材質，而介電材質包含：(1)具有從約4至約20之中等介電常數之氧化矽、氮化矽、氮氧化矽材料；以及(2)具有介電常數小於約4(通常介於約2至約4間)之低介電常數介電材質，非限定低介電常數介電材質包含氣凝膠(aerogel)、水凝膠(hydrogel)、一些摻雜矽酸鹽玻璃(即碳、硼、氟、及/或磷)、聚矽氧烷旋轉塗佈玻璃(silsesquioxane spin－on－glass)、其他旋轉塗佈玻璃、有機聚合物及氟化有機聚合物等。
在此實施例中，最為典型的是：(1)基材10包含一具有半導體元件設置於上之半導體基材；(2)導體層18包含一沿著適當導體阻障材質之含銅導體材質；以及(3)介電層16包含一沿著適當介電阻障材質之低介電常數介電材質。此實施例亦考量到使用於導體層18及介電層16之導體材質與介電材質通常具有不同的機械特性。特別地，銅導體材質大體具有約120至約140GPa之楊式係數(Young’s modulus)，而低介電常數介電材質通常具有約10至約20GPa之楊式係數。
第1圖最後繪示一設置於多層金屬化層12上之鈍化層(passivation layer)14，如下所述，此鈍化層14可以選擇性地出現於本發明之某些實施例中。此鈍化層14包含一鈍化材質，通常不必然排除介電鈍化材質。其介電鈍化材質可以是但不限制為氮化物及氮氧化物，像是氮化矽及氮氧化矽，亦可以是有機聚合鈍化材質(例如聚醯亞胺鈍化材質)，其他介電鈍化材質可以選替使用。
此實施例亦考量到基材10、在多層金屬化層12及鈍化層14中之每個導體層18及介電層16(其在某些電路設計中為可選擇的)具有特定量測過或設計過的厚度，典型的厚度會隨著剖面圖繪示於第1圖之電路設計之本質及用途而有所不同。半導體電路設計通常具有介於約10至約2000埃之層厚度。其他電路設計通常具有至少二或三個級數大的層厚度。如下所述，當多層金屬化層12漸次地被製成時，根據本發明，電路設計偏向分析可以在多層金屬層化12中之多個漸次的物理位置中執行。因此，根據本發明，偏向分析不限制於具有或不具有第1圖中鈍化層14之結構。換言之，本發明亦考量應用至與第1圖之結構相關連之結構上，但不具有鈍化層14卻具有部分完整的多層金屬化層12。
第2圖係以相對灰階來表現第1圖之電路設計中的金屬比例，一般而言，這樣的表現方式基於像素的厚度或深度是否初始地被考量，以對應至面積比例或體積比例。在此實施例中，面積比例較為適當，且像素厚度可隨後輸入加以計算而得體積比例。如第1圖所示，像素10b具有最高的金屬比例。像素10a具有中等的金屬比例。像素10c具有最低的金屬比例。因此，根據這些伴隨圖2的金屬比例圖例，像素10b在灰階中被設定為黑色，像素10c在灰階中被設定為白色，而像素10a在灰階中被設定為灰色。雖然第2圖繪示了像素單元的剖面灰階，但根據此實施例稍後的描述，本發明特有地及較佳地亦考量灰階可用以標示平面視角(plan－view)之像素內容，而非剖面圖像素內容。
此實施例及本發明利用尺寸及機械上的參數，以針對類似於第1圖所示之電路設計分析，這樣的分析係根據第3圖所顯示之流程步驟加以進行。
本發明包含一電腦輔助發明。故本發明能以完全硬體形式之實施態樣、完全軟體形式之實施態樣或包含硬體及軟體元素之實施態樣來展現。在此實施例中，本發明以軟體方式實現，其包含但不限制為韌體、常駐軟體、微指令(microcode)等。
不僅如此，本發明能以電腦程式產品的形式展現，其可由電腦可使用或電腦可讀取媒體存取，該媒體載有程式碼以供電腦或其他指令執行系統使用或連結。這段說明的目的在於，電腦可使用或電腦可讀取媒體可以是任何可包含、儲存、通訊、傳播或傳送該程式供該指令執行系統、裝置或元件使用或連結之裝置。
此媒體可以是電子、磁性、光學、電磁、紅外線或半導體系統(或裝置、元件)或傳播媒體。電腦可讀取媒體之範例包含半導體或固態記憶體、磁帶、可移除電腦磁片、RAM、ROM、硬式磁片及光碟片，目前光碟片之範例包含CD－ROM、CD－R/W及DVD。
適合用於儲存及/或執行程式碼之資料處理系統至少包含一處理器，其透過系統匯流排直接或間接耦接至記憶體單元。此記憶體單元可包含在程式碼實際執行時使用之本地記憶體、大量儲存體(bulk storage)及暫存至少部分程式碼的快取記憶體，以減少在執行過程中從大量儲存體擷取程式碼之次數。
輸入輸出或I/O元件(包含但不限制為鍵盤、顯示器、指向元件等)可以直接透過中間之輸出入控制器耦接至系統。
網路配接器亦可耦接至系統以致能資料處理系統，透過中間之私人或公開網路進而變為耦接至其他資料處理系統或遠端印表機或儲存元件。數據機、有線電視數據機及乙太網路卡係為目前可利用之網路配接器之部分型態。
第3圖描繪了包含本發明實施例之電腦輔助流程步驟。根據參考編號20，此實施例開始輸入電路設計之資訊以供後續處理。用於半導體電路設計(即晶片)之電路設計檔通常指定為GL1檔或GDS檔(即來自私有或商業購得設計軟體的特定檔案，像是美國紐約州亞芒克市的IBM公司(GL1檔)、美國加州聖荷西市的益華電腦公司(GDS檔)係為典型但非限定之電路設計軟體供應商)。其他格式之電路設計檔亦可被使用，只要其能提供足夠的3D電路資訊。同樣地，來自實際圖式、數位影像之掃瞄檔或掃瞄圖片亦可被使用，只要能提供足夠的3D電路資訊。此實施例假設電路設計檔最低限度包含以階層為單位之尺寸及材質組成資訊，使此實施例可分析該電路設計。
根據參考編號21，一特定之電路設計分析從電路設計之第1層(即計數器k＝1)開始，根據前述說明，半導體電路設計在線背端(BEOL)電路設計中通常具有至少10－12個金屬層。然而，此實施例及本發明均不限制僅應用於半導體電路設計，亦不限制電路設計需具有10－12個金屬層。
根據參考標號22，電路設計之第1層被離散化成一連串的像素，這些像素通常是平面視角的像素，且具有適合進行離散的此種電路設計的尺寸。電路設計在硬體及軟體元件中亦可被適當地離散，並且在此實施例及本發明可利用。一般而言，此電路設計會被離散成一個矩形的像素陣列。每一個像素代表電路設計之子單元。每個像素的面積可以一致，或可選替地尺寸化成獨特地符合電路設計的特徵。以半導體電路設計為例，像素尺寸通常為約10nm至約1000nm。其他電路設計，大一點的尺寸較為適當。
根據參考標號23，每個像素之金屬比例係被決定。此實施例提供之比例為面積比例，但本發明其他實施例亦可提供即時測定的金屬體積比例數值。在更一般的概念中，本發明考量到決定每個像素單元中之至少一組成材質之比例，本發明之其他實施例可決定電路設計中某一層之一連串像素的所有組成材質之比例(不論是面積或體積)。決定金屬比例可使用特定軟體元件，像是NIAGARA軟體(IBM公司所提供)，但本發明不以此為限，其他圖形化分析軟體程式亦可被使用。
根據參考標號24及25，在電路設計中產生已被離散化之層是否為電路設計中最後需被分析之層之詢問。如前所述，因為本發明可應用在完整電路設計之部分結構中(即不完整的電路設計)，電路設計中最後需被分析之層並不必然是電路設計中之最後一層。若電路設計之最後一層尚未被離散化，則計數子k會增加，且對應參考標號22及23之流程步驟會重複執行，直到電路設計中最後需被分析之層被離散化且得知其金屬比例為止。若電路設計中最後需被分析之層已被離散化，則此實施例進行到相關參考標號26及27之指令。
根據參考標號26及27，離散後的電路設計之每一層的每個像素之金屬比例及層厚度係被集合。參考標號26及27包含的流程步驟可以在使用如前所述之電腦軟體及硬體時實現，一般而言，如前述分類的資料被集合至一適當的資料庫。像是商業使用資料庫軟體或私有資料庫軟體皆可利用。
根據參考標號28，電路設計中之組成材質的機構剛性(即楊式係數)亦被提供。此實施例及本發明較佳地包含電路設計中所有材質的機構剛性，在少數面積或體積比例之組成材質被排除的情況下，此實施例及本發明仍可運作，但可能會較不精確。
根據參考標號29，此實施例決定每一像素之平坦化偏向。可用來進行此決定流程之特定演算法係於之後揭露。
根據參考標號30，整個電路設計之平坦化偏向的差異係被映射。在此實施例中，此映射較佳地用來完成整個電路設計，但如前所述，本發明不以此為限。其他實施例亦可考量映射電路設計之水平或垂直的特定部分。此實施例較佳地映射電路設計之所有層至一個二維映射展示圖，此二維映射圖可使用灰階或彩色方式指出平坦化偏向之增量。灰階或彩色方式在二維映射圖中提供了三維的資訊。許多軟體產品的任何一種皆可被用來執行前述之映射。此套裝軟體可以是商業取得或是私有。
根據參考標號31，一旦以像素為單元之平坦化偏向映射圖繪製完成，此實施例便提供取決於此映射圖的電路設計分析(即如本發明所主張之申請專利範圍，其包含估計映射)。特別地，此實施例根據平坦化偏向映射圖(即一形狀映射圖)，決定一具有特定製程範圍之特定電路設計是否符合特定偏向標準限制。
根據參考標號32，若此電路設計符合一特定偏向限制，則此電路設計是可被接受的，且第3圖中之演算法被終止(即結束)。
根據參考標號33，若電路設計未符合一特定偏向限制，則此電路設計會遭退回，並根據參考標號34中，重新設計此電路設計。關於退回之例子，在某些情況下分析平坦化偏向映射圖可產生一確認機制，以告知電路設計之某些面積部分的平坦化偏向與微影方法的聚焦深度不一致，其微影方法用以曝光一位於電路設計之這些面積部分上之光阻層。
在這些情況下，此電路設計可因與可利用的製程能力不一致而被退回。重新設計能使得電路設計稍做改變以符合可利用的製程能力。
根據參考標號29，決定每個像素之平坦化偏向牽涉到每個像素的電路設計機構模型。其包含所有考量當中的接線層分析(其數目會小於電路設計接線層之總數目)，以及每一層中的組成材質。一個像素內的整體平坦化偏向係為每一層偏向的總和，其為組成材質之層厚度h、面積比例xj 以及組成材質之剛性或楊式係數Ej 的函數。偏向量亦受到施加於平坦化期間的下壓力P的影響。平坦化可包含但不限制為機械平坦化或化學機械研磨平坦化。一般可用以計算一特定像素之整體偏向δ的方程式(即演算法)如下： 其中，δ為偏向；P為平坦化下壓力；A為像素面積；hi 為第i接線層之高度；xi j 為第i接線層中之第j組成材質之面積比例；及Ei j 為第i接線層中之第j組成材質之楊式係數。
為說明目的之簡化實施例中，可以僅有2個組成材質被考量。以BEOL電路設計來說，它們可包含一個銅的金屬組成材質及一個低介電常數介電材質作為介電組成材質，在這種情況下，前述之方程式1可簡化成： 其中：δ為偏向；P為平坦化下壓力；A為像素面積；hi 為第i接線層之高度；xi Cu 為第i接線層中之銅組成材質之面積比例；Ei Cu 為銅組成材質之楊式係數；及Ediel 為介電組成材質之楊式係數。
為說明此實施例，在多層金屬半導體BEOL電路設計中，半導體電路設計資訊係被離散化。此電路設計包含3個金屬層，每一個具有約1500埃的厚度。此離散涉及一銅金屬組成材質(楊式係數為130GPa)與一低介電常數介電組成材質(楊式係數為15GPa)。銅金屬比例的灰階映射圖係繪示於第4圖中，較深的區域為銅比例低的區域，較淡的區域為銅比例高的區域。
第4圖中之離散化資訊係被進一步分析，以用於個別像素平坦化偏向中。此進一步的分析假設像素面積為10000平方微米，且平坦化下壓力為50千帕斯卡(kilopascal)。此分析係採用前述之方程式2。
第5圖顯示一對應至第4圖之灰階圖的灰階圖，其繪示以nm/GPa為單位之表面偏向。如同預期的，淡區域與深區域通常反轉且互補。區域中具有最大的偏向伴隨著最高的介電層比例。
對於熟此技術者來說，經由前述的教示，本發明之系統及方法的其他實施例可在不脫離本發明之精神下被輕易完成。例如，分析BEOL架構並不限制是置入低k介電材質之銅金屬化，亦即可應用至其他種類的材質系統。因此，這樣的調整應被視為落入於後界定之申請專利範圍的發明範疇中。
總的來說，本發明之較佳實施例係用以說明本發明，而非用來限制本發明。本發明較佳實施例之方法、材質、結構及尺寸上係可被修改和調整，而其仍為本發明之一實施例，受到於後界定之申請專利範圍的保護。
10．．．基材
10a．．．像素
10b．．．像素
10c．．．像素
12．．．多層金屬化層
14．．．鈍化層
16．．．介電層
18．．．導體層
本發明之特色應具有新穎性，且本發明之元件特性以如前所述並特定地於申請專利範圍中提出，圖式僅用以說明，關於本發明之架構及運作方式，可由前述說明搭配圖式加以瞭解，其圖式為：第1圖繪示一電路設計之剖面圖；第2圖係以灰階方式繪示第1圖之電路設計中之金屬化比例的剖面圖；第3圖繪示本發明一連串流程步驟之流程圖；第4圖繪示在一電路設計中之離散化後金屬比例的灰階映射圖；以及第5圖繪示對應至第4圖之灰階映射圖之離散化後偏向灰階映射圖。

Claims (19)

  1. 一種用以分析一電路設計之電腦系統，包含：用以將一電路設計離散化成一連串像素單元之一手段，其包含銅及一低介電常數介電材質；用以決定每個像素單元中至少一組成材質之一比例之一手段；於使用包含該至少一組成材質之該比例之一演算法時，用以決定每個像素單元中取決於該像素單元平坦化之一偏向之一手段，其中該演算法為： 其中δ為偏向；P為平坦化下壓力；A為像素面積；hi 為第i接線層之高度；xi Cu 為第i接線層中之銅之面積比例；ECu 為銅之楊式係數；及Ediel 為介電材質之楊式係數。
  2. 如請求項1所述之系統，更包含用以映射每個像素單元之該偏向之一手段。
  3. 如請求項2所述之系統，更包含用以估計該映射之一手段。
  4. 如請求項1所述之系統，其中該電路設計包含一半導體電路設計。
  5. 如請求項1所述之系統，其中該電路設計係為一不完整電路設計。
  6. 一種用以分析一電路設計之電腦系統，包含：用以將一電路設計離散化成一連串像素單元之一手段；用以決定每個像素單元中至少一組成材質之一比例之一手段；於使用包含該至少一組成材質之該比例之一演算法時，用以決定每個像素單元中取決於該像素單元平坦化之一偏向之一手段，其中該演算法為： 其中δ為偏向；P為平坦化下壓力；A為像素面積； hi 為第i接線層之高度；xi j 為第i接線層中之第j組成材質之面積比例；及Ei j 為第i接線層中之第j組成材質之楊式係數。
  7. 如請求項6所述之系統，更包含用以映射每個像素單元之該偏向之一手段。
  8. 如請求項7所述之系統，更包含用以估計該映射之一手段。
  9. 如請求項6所述之系統，其中該電路設計係為一不完整電路設計。
  10. 一種用以分析一電路設計之方法，包含：將一電路設計離散化成一連串像素單元；決定每個像素單元中至少一組成材質之一比例，該至少一組成材質包含銅及一低介電常數介電材質；於使用包含該至少一組成材質之該比例之一演算法時，決定每個像素單元中取決於該像素單元平坦化之一偏向，其中該演算法為： 其中δ為偏向；P為平坦化下壓力；A為像素面積；hi 為第i接線層之高度；xiCu為第i接線層中之銅之面積比例；ECu為銅之楊式係數；及Ediel為介電材質之楊式係數。
  11. 如請求項10所述之方法，更包含映射每個像素單元之該偏向。
  12. 如請求項11所述之方法，更包含估計該映射。
  13. 如請求項10所述之方法，其中該電路設計包含一半導體電路設計。
  14. 如請求項10所述之方法，其中該電路設計係為一不完整電路設計。
  15. 一種用以分析一電路設計之方法，包含： 將一電路設計離散化成一連串像素單元；決定每個像素單元中至少一組成材質之一比例；於使用載有該至少一組成材質之該比例之一演算法時，決定每個像素單元中取決於該像素單元平坦化之一偏向，其中該演算法為： 其中δ為偏向；P為平坦化下壓力；A為像素面積；hi 為第i接線層之高度；xi j 為第i接線層中之第j組成材質之面積比例；及Ei j 為第i接線層中之第j組成材質之楊式係數。
  16. 如請求項15所述之方法，更包含映射每個像素單元之該偏向。
  17. 如請求項16所述之方法，更包含估計該映射。
  18. 如請求項15所述之方法，其中該電路設計係為一不完 整電路設計。
  19. 一種電腦程式產品，包含一電腦可使用媒體，該電腦可使用媒體包含一電腦可讀取程式，其中當該電腦可讀取程式於一電腦上執行時，可使得該電腦根據請求項10-18之任一項所述之方法實施。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5112007B2 (ja) * 2007-10-31 2013-01-09 株式会社荏原製作所 研磨装置および研磨方法
US9230050B1 (en) 2014-09-11 2016-01-05 The United States Of America, As Represented By The Secretary Of The Air Force System and method for identifying electrical properties of integrate circuits
US10650111B2 (en) * 2017-11-30 2020-05-12 International Business Machines Corporation Electrical mask validation
US10429743B2 (en) 2017-11-30 2019-10-01 International Business Machines Corporation Optical mask validation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6751744B1 (en) * 1999-12-30 2004-06-15 International Business Machines Corporation Method of integrated circuit design checking using progressive individual network analysis
TWI221310B (en) * 2001-03-26 2004-09-21 Toshiba Corp Computer readable medium encoded with hardware description language describing virtual component for integrated circuit design, method for verifying virtual component and method for fabricating integrated circuit device
TWI229275B (en) * 2000-09-14 2005-03-11 Hitachi Ltd Design method for logic circuit, design support system for logic circuit and computer readable recording media
US6925621B2 (en) * 2002-06-24 2005-08-02 Agilent Technologies, Inc. System and method for applying timing models in a static-timing analysis of a hierarchical integrated circuit design
TW200602917A (en) * 2004-07-14 2006-01-16 Airoha Tech Corp Circuit design support method, system and machine-readable storage medium

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5919493A (en) * 1992-10-13 1999-07-06 Ushers, Inc. Apparatus for producing shaped articles
WO1998020534A1 (en) * 1996-11-08 1998-05-14 W.L. Gore & Associates, Inc. Method for using fiducial schemes to increase nominal registration
AU4902897A (en) * 1996-11-08 1998-05-29 W.L. Gore & Associates, Inc. Method for improving reliability of thin circuit substrates by increasing the T of the substrate
US6091131A (en) * 1998-04-28 2000-07-18 International Business Machines Corporation Integrated circuit having crack stop for interlevel dielectric layers
JP4083921B2 (ja) * 1998-05-29 2008-04-30 株式会社東芝 半導体装置の製造方法
US7008300B1 (en) * 2000-10-10 2006-03-07 Beaver Creek Concepts Inc Advanced wafer refining
US6986698B1 (en) * 1999-04-01 2006-01-17 Beaver Creek Concepts Inc Wafer refining
US6057068A (en) * 1998-12-04 2000-05-02 Advanced Micro Devices, Inc. Method for determining the efficiency of a planarization process
US6551933B1 (en) * 1999-03-25 2003-04-22 Beaver Creek Concepts Inc Abrasive finishing with lubricant and tracking
US6396158B1 (en) * 1999-06-29 2002-05-28 Motorola Inc. Semiconductor device and a process for designing a mask
JP2004532510A (ja) * 2001-01-23 2004-10-21 エイエスエムエル　ユーエス　インコーポレイテッド 銅−酸化物のダマシン構造の化学機械研磨方法
JP3639229B2 (ja) * 2001-07-17 2005-04-20 松下電器産業株式会社 堆積膜の平坦化方法
US20030104649A1 (en) * 2001-08-15 2003-06-05 Mehmet Ozgur Method for making CMOS-based monolithic micro electromechanical system (MEMS) integrated circuits and integrated circuits made thereby
US7307343B2 (en) * 2002-05-30 2007-12-11 Air Products And Chemicals, Inc. Low dielectric materials and methods for making same
US6713873B1 (en) * 2002-11-27 2004-03-30 Intel Corporation Adhesion between dielectric materials
US7260810B2 (en) * 2003-10-16 2007-08-21 International Business Machines Corporation Method of extracting properties of back end of line (BEOL) chip architecture
US6961626B1 (en) * 2004-05-28 2005-11-01 Applied Materials, Inc Dynamic offset and feedback threshold
US7487050B2 (en) * 2004-06-01 2009-02-03 California Institute Of Technology Techniques and devices for characterizing spatially non-uniform curvatures and stresses in thin-film structures on substrates with non-local effects
US7564612B2 (en) * 2004-09-27 2009-07-21 Idc, Llc Photonic MEMS and structures
JP2006140326A (ja) * 2004-11-12 2006-06-01 Toshiba Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6751744B1 (en) * 1999-12-30 2004-06-15 International Business Machines Corporation Method of integrated circuit design checking using progressive individual network analysis
TWI229275B (en) * 2000-09-14 2005-03-11 Hitachi Ltd Design method for logic circuit, design support system for logic circuit and computer readable recording media
TWI221310B (en) * 2001-03-26 2004-09-21 Toshiba Corp Computer readable medium encoded with hardware description language describing virtual component for integrated circuit design, method for verifying virtual component and method for fabricating integrated circuit device
US6925621B2 (en) * 2002-06-24 2005-08-02 Agilent Technologies, Inc. System and method for applying timing models in a static-timing analysis of a hierarchical integrated circuit design
TW200602917A (en) * 2004-07-14 2006-01-16 Airoha Tech Corp Circuit design support method, system and machine-readable storage medium

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
D. Okumu Ouma, Duane S. Boning, James E. Chung, William G. Easter, Vivek Saxena, Sudhanshu Misra, Annette Crevasse，"Characterization and modeling of oxide chemical-mechanical polishing using planarization length and pattern density concepts"， May 2002， IEEE Transactions on Semiconductor Manufacturing, VOL.15, NO.2。 *

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