TWI396162B - 畫素結構、顯示面板、顯示裝置、及電子裝置 - Google Patents

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Description

畫素結構、顯示面板、顯示裝置、及電子裝置
本發明是有關於一種畫素，特別是有關於一種畫素，適用於有機發光顯示面板。
第1圖係表示習知有機發光顯示面板中顯示陣列的畫素示意圖。如第1圖所示，畫素1對應交錯的資料線DL與掃描線SL，且包括開關電晶體10、儲存電容器11、驅動電晶體12、以及有機發光二極體(OLED)13。在第1圖中，驅動電晶體12係PMOS電晶體為例。
由於OLED 13為電流驅動的元件，因此，驅動電晶體12所提供之驅動電流Id的值可決定OLED 13發射之光亮度。其中，驅動電流Id是驅動電晶體12之汲極電流，且其關於驅動電晶體12之驅動能力。驅動電流Id，可由以下式子來表示：id =1/2．k ．(vsg -∣vt h∣)2
其中，id 表示驅動電流Id之值，k 表示驅動電晶體12之導電參數，vsg 表示驅動電晶體12之源-閘極電壓Vsg之值，vth 表示驅動電晶體12之閾值電壓。
然而，由於薄膜電晶體之製程因素，導致在顯示陣列中不同區域之驅動電晶體在電性上的不相同，使得驅動電晶體之閾值電壓值相異。因此，當不同區域之複數顯示單元接收具有相同的視訊信號時，由於驅動電晶體 之閾值電壓之差異，使得在這些畫素中，驅動電晶體提供之驅動電流之值不一致。因此有機發光二極體所發射之亮度相異，導致在一畫框週期中不相等的有機發光二極體發光強度，以及在顯示面板上顯示不均勻的畫面。
本發明提供一種畫素結構，包括電容器、傳送電路、第一至第三開關元件、以及驅動元件。電容器耦接於第一節點與第二節點之間。傳送電路耦接第一節點，並傳送資料信號或參考電壓至第一節點。第一開關元件具有控制端、耦接第二節點之第一端、以及耦接第三節點之第二端。第二開關元件具有耦接第三節點之第一端、以及接收時脈信號之第二端。驅動元件具有耦接第二節點之控制端、耦接供電電壓源之第一端、以及第二端，其中，驅動元件之第二端耦接第一開關元件之控制於一第四節點。第三開關元件具有接收發光信號之控制端、耦接第四節點之第一端、以及第二端。第四開關元件耦接於第三開關元件之第二端與接地之間。
為使本發明之特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
第2圖係表示根據本發明實施例之顯示面板。參閱第2圖，顯示面板2包括資料驅動器20、掃瞄驅動器21、顯示陣列22、依序配置的資料線DL1 至DLn 、以及依序 配置的掃描線SL1 至SLm 。顯示陣列22由交錯的資料線OL1 至DLn 與掃描線SL1 至SLm 所形成。每一組交錯的資料線與掃描線對應一個畫素。例如，交錯的資料線DL1 與掃描線SL1 對應畫素200。資料驅動器20分別透過資料線DL1 至DLn 提供資料信號DS1 至DSn 。掃描驅動器21分別透過掃描線SL1 至SLm 提供掃描信號SS1 至SSm 。
參閱第2圖，畫素200(其他畫素亦同)包括傳送電路209、開關元件203-205、儲存電容器206、驅動元件207、以及發光元件208。傳送電路209包括開關元件201及202，並傳送資料信號或參考電壓至第一節點N21。在此實施例中，發光元件208以發光二極體L208來實施，開關元件201及203-205以及驅動元件207分別以PMOS電晶體P201、P203-P205、以及P207來實施，開關元件202以NMOS電晶體N202來實施。每一元件202-205及207包括控制端、第一端、以及第二端。根據電晶體的類型，控制端對應閘極，第一端對應，且第二端對應源/汲極。
如第2圖所示，在畫素200中，PMOS電晶體201之閘極接收掃描信號SS1 ，其源極接收資料信號DS1 ，以及其汲極耦接節點N21。NMOS電晶體N202之閘極接收掃描信號SS1 ，其汲極耦節點N21，以及其源極耦接參考電壓源VREF，其中，參考電壓源VREF提供參考信號vref。儲存電容器206耦接於節點N21與節點N22之間。參閱第2圖，PMOS電晶體P203之閘極耦接節點N24， 其源極耦接節點N22，且其汲極耦接節點N23。PMOS電晶體P204之閘極接收掃描信號SS1 ，其源極耦接節點N23，且其汲極接收時脈信號CLK1 。PMOS電晶體P207之閘極耦接節點N22，其源極耦接供應電壓源PVDD，且其汲極耦接節點N24。PMOS電晶體P205之閘極接收發光信號ES1 ，且其源極耦接節點N24。發光二極體L208耦接於PMOS電晶體P205之汲極與接地GND之間。在此實施例中，供電電壓源PVDD提供高位準電壓。時脈信號CLK1 與發光信號ES1 由掃描驅動器12或額外的控制電路提供。在第2圖之實施例中，係以時脈信號CLK1 與發光信號ES1 由掃描驅動器12為例。
第3圖係表示第2圖之實施例中對於一個畫素之掃描信號、時脈信號、及發光信號之時序圖，其中，掃描信號與時脈信號互為反相。在第3圖中，係以對應畫素200之掃描信號SS1 、時脈信號CLK1 、及發光信號ES1 為例。
參閱第3圖，一個畫框FRAME(即一個操作週期)區分為三個連續期間P31-P33。參閱第2及3圖，在期間P31中，掃描信號SS1 及發光信號ES1 處於低邏輯位準，而時脈信號CLK1 處於高邏輯位準。因此，PMOS電晶體P201、P204、及P205導通，且NMOS電晶體N202關閉。在此實施例中，時脈信號CLK1 之電壓vclk的高位準等於由供電電壓源PVDD所提供之電壓vpvdd。節點N21之電壓vn21等於資料信號DS1 之電壓vdata (vn21=vdata)，換句話說，資料信號DS1 寫入至畫素200。因為PMOS電晶體P205導通，節點N24之電壓vn24放電至低邏輯位準，以導通PMOS電晶體P203。由於PMOS電晶體P203及P204導通，節點N22之電壓vn22等於時脈信號CLK1 之電壓vclk之高邏輯位準(vn22=vclk=vpvdd)，以關閉PMOS電晶體P207。
在期間P32中，參閱第2及3圖，掃描信號SS1 維持在低邏輯位準，時脈信號CLK1 維持在高邏輯位準，且發光信號ES1 切換為高邏輯位準以關閉PMOS電晶體P205。節點N21之電壓vn21仍等於資料信號DS1 之電壓vdata(vn21=vdata)，且節點N22之電壓vn22仍等於時脈信號CLK1 之電壓vclk(vn22=vclk=vpvdd)。節點N24之電壓vn24等於低邏輯位準電壓vx(vn24=vx)。
接著，在期間P33的起始時間點T33，時脈信號CLK1 切換為低邏輯位準，且節點N22之電壓vn22因此變為低位準以導通電晶體P207。由於PMOS電晶體P207導通，節點N24之電壓vn24變成高邏輯位準，以關閉PMOS電晶體P203。此外，掃描信號SS1 切換為高邏輯位準以關閉PMOS電晶體P201及P204，並導通NMOS電晶體N202。電壓vn21等於(vdata-Δv)，其中，Δv=vdata-vref。因此電壓vn21由下式來表示：vn 21=vdata -Δv =vdata -(vdata -vref )=vref
由於節點N22浮接，儲存電容器206兩端之節點N21及N22具有相同的電壓差。電壓vn22由下式來表示：vn 22=vpvdd -|vth |-△v =pvdd -|vth |-(vdata-vref )=vpvdd- |vth |vdata +vref
其中，vth 表示PMOS電晶體P207之閾值電壓。
在期間P33中，PMOS電晶體P207提供驅動電流Id，且驅動電流Id由式1來表示：
其中，id 及k 分別表示驅動電流Id之值與PMOS電晶體P207之導電參數。
參閱第3圖，在起始時間點T33，發光信號ES1 切換至低邏輯位準，且驅動電流Id驅動發光二極體L208發光。在一些實施例中，發光信號ES1 可於時間P33中，在晚於起始時間點T33的時間點上切換至低邏輯位準，且發光二極體L208在起始時間點T33後發光。
根據式1，PMOS電晶體P207之閾值電壓不會影響驅動電流Id。換句話說，由於製程所導致之驅動電晶體在電性上的差異不會影響發光元件之亮度，因此顯示面板可提供均勻的畫面。
此外，在習知大型顯示面板中，遠離掃電壓輸入埠之畫素，對應較大的供電電壓源PVDD之電源線等效阻抗，且接收較弱的電壓，導致不均勻的亮度。根據式1，來自供電電壓源PVDD之電壓vpvdd不會影響驅動電流Id，因此可避免較長電源線導致不均勻的畫面。
需注意，在第2圖之實施例中，PMOS電晶體P204 之閘極接收掃描信號SS1 。在一些實施例中，PMOS電晶體204之閘極可接收一控制信號CS1 ，其由掃描驅動器21或一個額外的電路所提供，如第4圖所示。第5圖係表示表示第4圖之實施例中對於一個畫素之掃描信號、控制信號、時脈信號、及發光信號之時序圖。在第5圖中，係以對應畫素200之掃描信號SS1 、控制信號CS1 、時脈信號CLK1 、及發光信號ES1 為例。
參閱第5圖，一個畫框FRAME(即一個操作週期)區分為五個連續期間P51-P55。參閱第4及5圖，在期間P51中，掃描信號SS1 、控制信號CS1 、及發光信號ES1 處於低邏輯位準，而時脈信號CLK1 處於高邏輯位準。因此，PMOS電晶體P201、P204、及P205導通，且NMOS電晶體N202關閉。在此實施例中，時脈信號CLK1 之電壓vclk的高位準等於由供電電壓源PVDD所提供之電壓vpvdd。節點N21之電壓vn21等於資料信號DS1 之電壓vdata(vn21=vdata)，換句話說，資料信號DS1 寫入至畫素200。因為PMOS電晶體P205導通，節點N24之電壓vn24放電至低邏輯位準，以導通PMOS電晶體P203。由於PMOS電晶體P203及P204導通，節點N22之電壓vn22等於時脈信號CLK1 之電壓vclk之高邏輯位準(vn22=vclk=vpvdd)，以關閉PMOS電晶體P207。
在期間P52中，參閱第4及5圖，掃描信號SS1 及控制信號CS1 維持在低邏輯位準，時脈信號CLK1 維持在高邏輯位準。發光信號ES1 切換為高邏輯位準以關閉 PMOS電晶體P205。節點N21之電壓vn21仍等於資料信號DS1 之電壓vdata (vn21=vdata)，且節點N22之電壓vn22仍等於時脈信號CLK1 之電壓vclk (vn22=vclk=vpvdd)。節點N24之電壓vn24等於低邏輯位準電壓vx (vn24=vx)。
接著，在期間P53中，掃描信號SS1 及控制信號CS1 維持在低邏輯位準，發光信號ES1 維持在高邏輯位準。節點N21之電壓vn21仍等於資料信號DS1 之電壓vdata (vn21=vdata)。時脈信號CLK1 在起始時問點T53切換為低邏輯位準，且節點N22之電壓vn22因此變為低邏輯位準以導通PMOS電晶體P207。由於PMOS電晶體P207導通，節點N24之電壓vn24變為高邏輯位準，以關閉PMOS電晶體P203。在PMOS電晶體P207導通後，電壓vn22等於(vpvdd-vth)，其中，vth 表示PMOS電晶體P207之閾值電壓。
接著，在期間P54中，掃描信號SS1 及時脈信號CLK1 維持在低邏輯位準，發光信號ES1 維持在高邏輯位準。控制信號CS1 切換為高邏輯位準，以關閉PMOS電晶體P204。節點N21之電壓vn21仍然等於資料信號DS1 之電壓vdata (vn21=vdata)。節點N22之電壓vn22則等於(vpvdd-vth)。
接著，在期間P55的起始時間點T55，掃描信號SS1 切換為高邏輯位準，以關閉PMOS電晶體P201並導通NMOS電晶體N202。電壓vn21等於(vdata-Δv)，其 中，Δv=vdata=vref。因此電壓vn21由下式來表示：vn 21=vdata -Δv =vdata -(vdata -vref )=vref
控制信號CS1 維持在高邏輯位準以關閉PMOS電晶體P204。由於節點N22浮接，儲存電容器206兩端之節點N21及N22具有相同的電壓差。電壓vn22由下式來表示：vn 22=vpvdd -|vth |-△v =pvdd -|vth |-(vdata -vref )=vpvdd -|vth |-vdata +vref
在期間P55中，由於PMOS電晶體P207維持導通狀態，其提供驅動電流Id，且驅動電流Id由式2來表示：
其中，id 及k 分別表示驅動電流Id之值與PMOS電晶體P207之導電參數。
參閱第5圖，在起始時間點T55，發光信號ES1 切換至低邏輯位準，且驅動電流Id驅動發光二極體L208發光。在一些實施例中，發光信號ES1 可於時間P55中，在晚於起始時間點T55的時間點上切換至低邏輯位準，且發光二極體L208在起始時間點T55後發光。
根據式2，PMOS電晶體P207之閾值電壓不會影響驅動電流Id。換句話說，由於製程所導致之驅動電晶體在電性上的差異不會影響發光元件之亮度，因此顯示面板可提供均勻的畫面。此外，來自供電電壓源PVDD之電壓vpvdd不會影響驅動電流Id，因此可避免較長電源 線導致不均勻的畫面。
第6圖係表示具有上顯示面板2之顯示裝置6。一般而言，顯示裝置6包括控制器60及第2圖之顯示面板2等等。控制器60操作性地耦接至顯示面板2，且提供複數控制信號(例如起始脈波)或影像資料等等至顯示面板2。
第7圖係表示具有上述顯示裝置6之電子系統7。電子系統7可以是可攜式裝置(例如個人數位助理(personal digital assistant，PDA))、數位相機、筆記型電腦、桌上型電腦、行動電話、顯示螢幕裝置等等。一般來說，電子系統7包括輸入單元70及第6圖之顯示裝置6等等。此外，輸入單元70操作性地耦接該顯示裝置6，且提供複數輸入信號(例如影像信號)至顯示裝置6。顯示裝置6之控制器60根據這些輸入信號來提供控制信號至顯示面板2。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧畫素
10‧‧‧開關電晶體
11‧‧‧儲存電容器
12‧‧‧驅動電晶體
13‧‧‧有機發光二極體
DL‧‧‧資料線
Id‧‧‧驅動電流
SL‧‧‧掃描線
2‧‧‧顯示面板
20‧‧‧資料驅動器
21‧‧‧掃瞄驅動器
22‧‧‧顯示陣列
200‧‧‧畫素
209‧‧‧傳送電路
203-205‧‧‧開關元件
206‧‧‧儲存電容器
207‧‧‧驅動元件
208‧‧‧發光元件
CLK1 ‧‧‧時脈信號
DL1 …DLn ‧‧‧資料線
DS1 …DSn ‧‧‧資料信號
GND‧‧‧接地
N21-N24‧‧‧節點
N202‧‧‧NMOS電晶體
P201、P203-P205、P207‧‧‧PMOS電晶體
PVDD‧‧‧供應電壓源
SL1 …SLm ‧‧‧掃描線
SS1 …SSm ‧‧‧掃描信號
VREF‧‧‧參考電壓源
CS1 ‧‧‧控制信號
6‧‧‧顯示裝置
60‧‧‧控制器
7‧‧‧電子系統
70‧‧‧輸入單元
第1圖表示習知有機發光顯示面板中顯示陣列的畫素示意圖。
第2圖表示根據本發明實施例之顯示面板。
第3圖表示第2圖之實施例中對於一個畫素之掃描信號、時脈信號、及發光信號之時序圖
第4圖表示根據本發明實施例之另一顯示面板。
第5圖表示表示第4圖之實施例中對於一個畫素之掃描信號、控制信號、時脈信號、及發光信號之時序圖。
第6圖表示具有第2圖之顯示面板之顯示裝置。
第7圖表示具有第6圖之顯示裝置之電子裝置。
2‧‧‧顯示面板
20‧‧‧資料區動器
21‧‧‧掃瞄驅動器
22‧‧‧顯示陣列
200‧‧‧畫素
209‧‧‧傳送電路
203-205‧‧‧開關元件
206‧‧‧儲存電容器
207‧‧‧驅動元件
208‧‧‧發光元件
CLK1 ‧‧‧時脈信號
DL1 -DLn ‧‧‧資料線
DS1 DSn ‧‧‧資料信號
GND‧‧‧接地
N21-N24‧‧‧節點
N202‧‧‧NMOS電晶體
P201、P203-P205、P207‧‧‧PMOS電晶體
PVDD‧‧‧供應電壓源
SL1 …SLm ‧‧‧掃描線
SS1 …SSm ‧‧‧掃描信號
VREF‧‧‧參考電壓源

Claims (20)

  1. 一種畫素結構，包括：一電容器，耦接於一第一節點與一第二節點之間；一傳送電路，耦接該第一節點，並傳送一資料信號或一參考電壓至該第一節點；一第一開關元件，具有控制端、耦接該第二節點之第一端、以及耦接一第三節點之第二端；一第二開關元件，具有耦接該第三節點之第一端、以及接收一時脈信號之第二端；一驅動元件，具有耦接該第二節點之控制端、耦接一供電電壓源之第一端、以及第二端，其中，該驅動元件之第二端耦接該第一開關元件之控制端於一第四節點；一第三開關元件，具有接收一發光信號之控制端、耦接該第四節點之第一端、以及第二端；以及一發光元件，耦接於該第三開關元件之第二端與一接地之間。
  2. 如申請專利範圍第1項所述之畫素結構，其中，該傳送電路包括：一第四開關元件，具有接收一掃描信號之控制端、接收該資料信號之第一端、以及耦接該第一節點之第二端；以及一第五開關元件，具有接收該掃描信號之控制端、耦接該第一節點之第一端、以接耦接該參考電壓之第二 端。
  3. 如申請專利範圍第2項所述之畫素結構，其中，該第二開關元件更具有接收該掃描信號之控制端。
  4. 如申請專利範圍第2項所述之畫素結構，其中，該畫素結構之一操作週期區分成連續之第一、第二、及第三期間，該資料信號之電壓於該第一期間寫入至該畫素結構，且該發光元件於該第三期間發光。
  5. 如申請專利範圍第4項所述之畫素結構，其中，在該第一期間，該第二及第四開關元件根據該掃描信號而導通，該第五開關元件根據該掃描信號而關閉，且該第三開關元件根據該發光信號而導通。
  6. 如申請專利範圍第5項所述之畫素結構，其中，在該第二期間，該第三開關元件根據該發光信號而關閉。
  7. 如申請專利範圍第6項所述之畫素結構，其中，在該第三期間之一第一時間點，該第二及第四開關元件根據該掃描信號而關閉，該第五開關元件根據該掃描信號而導通，且該第三開關元件根據該發光信號而導通。
  8. 如申請專利範圍第6項所述之畫素結構，其中，在該第三期間中，於一第一時間點，該第二及第四開關元件根據該掃描信號而關閉，該第五開關元件根據該掃描信號而導通，且於晚於該第一時間點之一第二時間點，該第三開關元件根據該發光信號而導通。
  9. 如申請專利範圍第8項所述之畫素結構，其中，該供電電壓源提供高邏輯位準電壓，且該時脈信號在該 第一及第二期間處於高邏輯位準，且在該第三期間處於低邏輯位準。
  10. 如申請專利範圍第2項所述之畫素結構，其中，該第二開關元件更具有接收一控制信號之控制端。
  11. 如申請專利範圍第10項所述之畫素結構，其中，該畫素結構之一操作週期區分成連續之第一、第二、第三、第四、及第五期間，該資料信號之電壓於該第一期間寫入至該畫素結構，且該發光元件於該第五期間發光。
  12. 如申請專利範圍第11項所述之畫素結構，其中，在該第一期間，該第四及第五開關元件根據該掃描信號分別導通及關閉，該第二開關元件根據該控制信號而導通，且該第三開關根據該發光信號而導通。
  13. 如申請專利範圍第12項所述之畫素結構，其中，在該第二期間，該第三開關元件根據該發光信號而關閉。
  14. 如申請專利範圍第13項所述之畫素結構，其中，在該第四期間，該第二開關元件根據該控制信號而關閉。
  15. 如申請專利範圍第14項所述之畫素結構，其中，在該第五期間之一第一時間點，該第四及第五開關元件根據該掃描信號而分別關閉及導通，且該第三開關元件根據該發光信號而導通。
  16. 如申請專利範圍第14項所述之畫素結構，其中，在該第五期間中，於一第一時間點，該第四及第五開關元件根據該掃描信號而分別關閉及導通，且於晚於該第一時間點之一第二時間點，該第三開關元件根據該發光 信號而導通。
  17. 一種顯示面板，包括：一資料驅動器，用以透過複數資料線提供複數資料信號；一掃描驅動器，用以透過複數掃描線提供複數掃描信號，其中，該等掃描線與該等資料線交錯；以及一顯示陣列，由該等資料線及該等掃描線所形成，且包括複數畫素結構，其中，每一畫素結構包括：一電容器，耦接於一第一節點與一第二節點之間；一傳送電路，耦接該第一節點，並傳送一資料信號或一參考電壓至該第一節點；一第一開關元件，具有控制端、耦接該第二節點之第一端、以及耦接一第三節點之第二端；一第二開關元件，具有耦接該第三節點之第一端、以及接收一時脈信號之第二端；一驅動元件，具有耦接該第二節點之控制端、耦接一供電電壓源之第一端、以及第二端，其中，該驅動元件之第二端耦接該第一開關元件之控制端於一第四節點；一第三開關元件，具有接收一發光信號之控制端、耦接該第四節點之第一端、以及第二端；以及一第四開關元件，耦接於該第三開關元件之第二端與一接地之間。
  18. 一種顯示裝置，包括： 一申請範圍第17項所述之顯示面板；以及一控制器，操作性地耦接該顯示面板。
  19. 一種電子裝置，包括：一申請範圍第18項所述之顯示裝置；以及一輸入單元，操作性地耦接該顯示裝置。
  20. 如申請專利範圍第19項所述之電子裝置，其中，該電子裝置為個人數位助理(personal digital assistant，PDA))、數位相機、筆記型電腦、桌上型電腦、行動電話、或顯示螢幕裝置。
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