TWI392238B - Root search circuit - Google Patents

Description

尋根電路

本發明是有關於一種代數運算技術，特別是指一種用以實現錢氏搜尋法(Chien Search)的尋根電路。

錢氏搜尋法主要用途為：求出一多項式的根(root)，以利於多項式的因式分解。常見用於可更正隨機位元錯誤的李德所羅門(Reed Solomon，RS)解碼器，來分析一錯誤位置多項式而找出發生錯誤的位置。假設RS解碼器接收了一個(n,k,d)編碼信號，其碼長n位元，實際資訊長度k位元，可糾錯容量為位元，其中代表：小於等於x的最大正整數。那麼RS解碼器可根據此編碼信號產生一階數最多為R的錯誤位置多項式(error-locator polynomial)如方程式(1)所示，接著運用錢氏搜尋法將加洛瓦體GF(2^m )的N個非零元素(nonzero element)α⁰ ,α¹ ,α² ...α ^{N -1} 一一代入，來檢驗得知哪些非零元素是屬於錯誤位置多項式的根，且所有檢驗運算都是建立在為有限體的加洛瓦體GF(2^m )上。其中，N=2^m -1，n=0,1,2...(N-1)，且錯誤位置多項式的常數項係數Λ₀ =1，各階係數分別為Λ₁ 、Λ₂ ...Λ _R 。

參閱圖1，其顯示了實現方程式(1)的電路圖。當一非零元素α ⁿ 傳入這個電路7中，即可藉由R個有限體乘法器71分別為該非零元素α ⁿ 的第1~R階做運算，再由加法器72集合相加成一數值信號，且一比較器73會依據該數值信號是否為1來判斷：非零元素α ⁿ 是否為錯誤位置多項式的根，進而決定發生錯誤的位置。爾後，圖1的電路會在下一週期繼續驗證另一非零元素α ⁿ 。但是，這樣的電路必須耗費N個週期才能完成所有非零元素α⁰ ~α ^{N -1} 的檢測，相當不利於解碼效率。

為此，習知一技術提出了平行化的概念(如圖2)，使在一個週期中同時檢驗其中P個非零元素α ⁿ ，藉以將檢驗時間大幅縮減為週期，其中代表：大於等於x 的最大正整數。並且，另一習知技術更將圖2電路化簡成圖3，企圖降低每一週期的操作時間。可惜，改善程度有限。

綜觀圖1~3，不難發現：針對每一非零元素α ⁿ ，比較器73都是等到計算出該數值信號(含有該非零元素α ⁿ 的第1~R階)後，才將所得的數值信號與值1做比較。這意味著，比較器73、83、93的等待時間相當長，連帶地影響了每一週期的操作時間，也是解碼效率低落的一大主因。

此外，雖然圖2和圖3電路的檢驗週期數目都較圖1大為縮減，但是硬體電路數目幾乎是圖1的P倍，實現成本過高。鑑於此，陸續也有其他改善方式被提出，譬如：Chen和Parhi於IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION(VLSI)SYSTEMS,2004 中提出的以交迭匹配(Iterative Matching)和群組匹配(Group Matching)方式來共用運算電路，又譬如：Cho和Sung於IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II,2008 中建議以移位器(shifter)來取代有限體的乘法運算。只是在圖2、3的架構下，這些做法都無法有效地減輕實現成本的壓力。

因此，本發明之目的，即在提供一種可以縮減根檢驗時間並降低硬體電路成本的尋根電路。

於是，本發明尋根電路，適用於檢驗一非零元素是否屬於一個R階多項式的根，包含：一計算裝置，包括：(R-1)個階運算器，每一階運算器對應該多項式中除了一選定階的其中一階，且根據該對應階的係數產生一階乘積；及一個有限體加法器，接收所有階運算器產生的階乘積以及該選定階的係數，而形成一數值信號；及一比較器，以一關於該選定階的選定參考值來與該數值信號做比對，以判斷該非零元素是否屬於該多項式的根；其中，當該選定階為u且1 u R ，則該選定參考值是該非零元素的(-u)冪次方；且每一階運算器具有一有限體常數乘法器，會以一乘數乘上該對應階的係數而產生該階乘積，並且對於相關第r階的階運算器，該乘數為該非零元素的(r-u)冪次方，1 r R 但r ≠u 。

而本發明尋根電路，適用於檢驗一非零元素是否屬於一個R階多項式的根，包含：一第一計算裝置，包括：S個階運算器，每一階運算器對應該多項式中除了一選定階的 其中一階，且根據該對應階的係數產生一階乘積，1 S <R ；及一個有限體加法器，接收該S個階運算器產生的階乘積以及該選定階的係數，而形成一第一數值信號；一第二計算裝置，包括：(R-1-S)個階運算器，每一階運算器對應該多項式中除了一選定階的其中一階，且根據該對應階的係數產生一階乘積；及一個有限體加法器，接收該(R-1-S)個階運算器產生的階乘積以及一關於該選定階的選定參考值，而形成一第二數值信號；及一比較器，比對該第一數值信號與該第二數值信號，以判斷該非零元素是否屬於該多項式的根。

有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之五個較佳實施例的詳細說明中，將可清楚的呈現。

在本發明被詳細描述之前，要注意的是，在以下的說明內容中，類似的元件是以相同的編號來表示。

第一較佳實施例

為了縮短比較器的等待時間以降低每一週期的操作時間，本發明提出一摺疊(folding)架構，將多項式的R階區分成兩部份，並為每一部份計算出一數值信號。再由比較器比對該二數值信號來做判斷。

參閱圖4，本發明尋根電路之第一較佳實施例適用於從加洛瓦體GF(2^m )的N個非零元素α ⁰ ,α ¹ ,α ² ...α ^{N -1} 中，找出屬 於一個R階多項式的根。該尋根電路1包含一第一計算裝置11、一第二計算裝置12及一比較器13。第一計算裝置11包括S個階運算器TC_r 及一個有限體加法器14，而第二計算裝置12包括(R-S)個階運算器TC_r 及一個有限體加法器14。其中，每一階運算器TC_r 分別對應多項式的第r階，且具有一多工器16、一暫存器D及一有限體常數乘法器17，而1S<R，r=1,2,...R。

較佳地，使S= R /2而令第一計算裝置11負責奇數階的運算，並令第二計算裝置12負責偶數階的運算，能最小化每一週期的操作時間。在這樣的安排下，假設非零元素α ⁿ 是多項式的根，且多項式的常數項係數Λ₀ =1，各階係數分別為Λ₁ ~Λ _R ，那麼非零元素α ⁿ 會滿足方程式(2)，當進一步分離奇偶階則可得方程式(3)。

因而，階運算器TC_r 中，有限體常數乘法器17會視α ^r 為乘數並將其乘上多工器16輸出而得到一階乘積，且多工器16在第一個週期是以係數Λ _r 為輸出，而其餘週期則是選取暫存器D輸出。並且，有限體常數乘法器17完成乘法運算後，會將階乘積送往對應的有限體加法器14，也會將其存放於暫存器D中。且暫存器D會延遲一個週期後再將儲存值輸出。

根據方程式(3)，第一計算裝置11的有限體加法器14會加總所有奇數階之階運算器TC_r 的階乘積而得到一第一數值信號；第二計算裝置12的有限體加法器14會在加總所有偶數階之階運算器TC_r 的階乘積後，再加上常數項係數Λ₀ 的1值而得到一第二數值信號。

然後，比較器13再比對第一數值信號是否吻合第二數值信號，以判斷：非零元素α ⁿ 是否真的是多項式的根。詳細來說，在兩數值信號吻合時，比較器13會判斷非零元素α ⁿ 的確是該多項式的根；而不吻合時，則判斷為否。

當然，在另一實施例中，第二計算裝置12的有限體加法器14可以只加總所有偶數階階運算器TC_r 的階乘積，來得到該第二數值信號。而比較器13則是基於第一數值信號、第二數值信號以及常數項係數Λ₀ =1，來進行比對判斷。

值得注意的是，在第一個週期時，每一有限體常數乘法器17會因為接收係數Λ _r 而產生階乘積為Λ _r α ^r ，所以此時該有限體加法器14會形成關於非零元素α ¹ 的數值信號，以供比較器13驗證非零元素α ¹ 。在第二個週期時，每一有限體常數乘法器17會因為接收階乘積Λ _r α ^r 而更新階乘積為Λ _r α ^2r ，以供比較器13驗證非零元素α ² 。以此類推。

且值得注意的是，本較佳實施例的比較器13只需要等候一段計算涵蓋奇數階之第一數值信號的時間，或是等候一段計算涵蓋偶數階之第二數值信號的時間，因此能較習知技術實質地縮短每一週期的操作時間。

更值得注意的是，當本較佳實施例應用於RS解碼器， 由於在找出發生錯誤的位置後，還需根據多項式的微分來計算錯誤值。而在有限體的運算下，屬於偶數階的微分結果會等效為0，所以當選取奇偶階分離的架構(如圖4)時，更可以直接採用涵蓋奇數階之第一數值信號來求取相關錯誤值，使間接地簡化了用以計算錯誤值的電路。

第二較佳實施例

參閱圖5，本發明尋根電路之第二較佳實施例包含一計算裝置21及一比較器13。計算裝置21包括(R-1)個階運算器TC_r’ 及一個有限體加法器14。其中，每一階運算器TC_r’ 均類似於第一較佳實施例的階運算器TC_r ，而r’的定義會於稍後說明。

由於每一階運算器TC_r’ 所具有的有限體常數乘法器17會因為其乘數，而決定乘法電路的複雜度，所以本例試圖改變該等對應的乘數來降低電路成本。假設非零元素α ⁿ 是多項式的根(見方程式(2))，本例是使計算裝置21接收一選定階u，並將將方程式(2)除以α ^un (1 u R )來求得方程式(4)。

如此，第二較佳實施例將可隨選定階u改變乘數，並能省略階運算器TC_u 的使用，也就是說，計算裝置21只需包括(R-1)個階運算器TC_r’ ，r’=1,2,...R但r’≠u。且此時，比較器13是以一選定參考值α ^-un 來做比對，這不同於第一 較佳實施例所選用的1值。

值得注意的是，因為有限體常數乘法器17等效於多個加法器的集合，且依乘於不同的常數，會對應不同個數的加法器數量。而本例中，該等有限體常數乘法器17的乘數都是α 的冪次方，所以可更換不同的選定階u(1 u R )，以最小化加法器(即：互斥或(XOR)閘)的使用數量，進而降低尋根電路2的實現電路成本。

當然，本例的尋根電路2還可包含一用以提供選定階u的面積評估器28，會先對方程式(4)中每一α 的冪次方數目取絕對值，接著加總所有絕對值得到一如方程式(5)的面積指標，再據以選出複數個使面積指標較小化的u來供計算裝置21更換選用。此外，因為省略了階運算器TC_u ，所以面積指標也可以不包含|-un |。

面積指標=|-un |+|-(u -1)n |+...+|(R -u )n | (5)

且在取絕對值的過程中，基於加洛瓦場GF(2^m )的冪次方計算，存在α ^-w =(其中w >2 ^m -1)的關係，所以當w >0，|-w |可以表示為w -2 ^m +1。

更值得注意的是，比較器13用以比對的選定參考值α ^-un 是一個可預先計算的值，且此值會隨著n 而改變。當然，在另一實例中，也可以不做預先的計算，而改用一個對照運算器29來產生此值。

對照運算器29具有一多工器16、一暫存器D及一有限 體常數乘法器17，且動作方式類似於階運算器TC_r’ 。其中，有限體常數乘法器17是以α ^-u 乘上多工器16輸出，且多工器16在第一個週期是以1值為輸出。因此，當尋根電路2在第一個週期檢驗非零元素α ，有限體常數乘法器17會根據多工器16之輸出(1值)來產生選定參考值α ^-u 。而在第二個週期檢驗非零元素α ² ，多工器16會選擇暫存器D的輸出，且有限體常數乘法器17會據以將選定參考值更新為α ^-2u 。以此類推。

第三較佳實施例

參閱圖6，第三較佳實施例統合了前兩個實施例的精神，而將該等階運算器TC_r’ 區隔到兩個計算裝置31、32以降低每一週期的操作時間，並改變有限體常數乘法器17的乘數來達成降低電路成本的目的。

本發明尋根電路3之第三較佳實施例所包含元件大致相同於第一較佳實施例(圖4)，但其中有三項不同處：

(一)階運算器TC_r’ 的乘數為α ^{(r '-u )} 。

(二)省略了階運算器TC_u ，且係數Λ _u 是直接傳入有限體加法器14。

(三)第二計算裝置32中，有限體加法器14除了接收所有偶數階階運算器TC_r’ 的輸出，更接收了選定參考值α ^-un 。此點不同於第一較佳實施例中所接收的1值。

為了方便前段說明，圖6是取R為偶數，u為大於3的奇數來繪製。但實際應用上，R可以是任意正整數，且1 u R 。舉例來說，u值也可以等於1，且此時尋根電路3’的架構如圖7所示。

再者，也可以如前例般採用一對照運算器29來產生選定參考值α ^-un 。並且，基於有限體加法運算的交換性，對照運算器29也能改成配置於第一計算裝置31中。

此外，第一~第三較佳實施例中，由於電路實作上階運算器TC_r 、TC_r’ 佔用到大部份的電路面積，而在各個階運算器TC_r 、TC_r’ 中所使用的有限體常數乘法器17具有可共用的電路結構，所以可以根據習知的交迭匹配(Iterative Matching)方式來共用電路元件以有效降低電路成本。

第四較佳實施例

第四較佳實施例則是引進了平行化的概念，而將圖7架構更改成圖8，使得在單一週期內能完成P個非零元素α ⁿ 的檢驗，P>1。

相較於第三較佳實施例，本發明尋根電路4之第四較佳實施例更包含(P-1)個第一子計算器V1_p、(P-1)個第二子計算器V2_p及(P-1)個比較器JG_p，p=1,2,...(P-1)。

每一個第一子計算器V1_p包括S’個階運算器TC_r’ 及一個有限體加法器14，而每一個第二子計算器V2_p包括一個對照運算器E_p 、(R-1-S’)個階運算器TC_r’ 及一個有限體加法器14，且1S’<(R-1)，r’=1,2,...R但r’≠u。

其中，子計算器V1_p、V2_p的階運算器TC_r’ 分別具有一採用乘數α ^{p (r '-u )} 的有限體常數乘法器17。另一方面，值得注意的是，計算裝置41、42的階運算器TC_r’ 類似於第三較佳實施例，而具有一多工器16、一暫存器D及一採用乘數α ^{P (r '-u )} 的有限體常數乘法器17。

接下來，更以圖8電路為例來說明尋根電路4的動作，假設u=1、R為正偶數，且第一計算裝置41所包括的階運算器TC_r’ 都是奇數階，第二計算裝置42所包括的階運算器TC_r’ 都是偶數階。

在第一個週期時：

計算裝置41、42的階運算器TC_r’ 會藉由多工器16送出對應的係數Λ _{r '} ，然後所有子計算器V1_p、V2_p的階運算器TC_r’ 會據以乘上α ^{p (r '-u )} 。

並且，對照運算器29會送出1值，以供所有對照運算器E_p 據以乘上α ^-p 。

接著，對計算裝置41與第一子計算器V1_p來說，對應有限體加法器14會集合相關階運算器TC_r’ ，而形成一第一數值信號。對計算裝置42與第二子計算器V2_p來說，對應有限體加法器14會集合對照運算器29、E_p 與相關階運算器TC_r’ ，而形成一第二數值信號。

最後，比較器13、JG_p只須等待計算裝置41與第一子計算器V1_p收集完成奇數階階運算器TC_r’ 的輸出，或是等待計算裝置42與第二子計算器V2_p收集 完成對照運算器29、E_p 與偶數階階運算器TC_r’ 的輸出，就能進行比對以判斷出：非零元素α ^p 是否為多項式的根。

在第二個週期時：

計算裝置41、42的階運算器TC_r’ 會藉由多工器16送出α ^{P (r '-u )} ．Λ _{r '} ，然後所有子計算器V1_p、V2_p的階運算器TC_r’ 會據以乘上α ^{p (r '-u )} 。

並且，對照運算器29會送出α ^-P 值，以供所有對照運算器E_p 據以乘上α ^-p 。

最後，再由比較器13、JG_p來比對判斷出：非零元素α ^{P +p} 是否為多項式的根。

且隨後週期的運作，以此類推，直到完全檢驗所有非零元素α ⁰ ~α ^{N -1} 。綜上，本例不但整體檢驗週期數目可減少如圖3的習知電路，且每一週期的時間更因為奇偶階的分離而減半。

當然，實際應用中，計算裝置41、42和子計算器V1_p、V2_p可不限定以奇偶階來決定所有階運算器TC_r’ 的配置，只要使該等階運算器TC_r’ 配置於該兩個計算裝置41、42或是配置於子計算器V1_p、V2_p中，即可達到縮短每一週期時間的功效。

此外，屬於同一階的階運算器TC_r’ 都接收同一多工器16的輸出，所以這些階運算器TC_r’ 可以採用習知的群組匹 配(Group Matching)方式來共用電路元件。同理，該等對照運算器29、E_p 也能共享而減少硬體電路的使用。

第五較佳實施例

如圖9所示，為了減少有限體常數乘法器17的使用，第五較佳實施例更將子計算器V1_p、V2_p的階運算器TC_r’ 置換成移位器(shifter)。

相較於第四較佳實施例，本發明尋根電路5之第五較佳實施例的主要不同點有二：

(一)子計算器V1_p、V2_p的階運算器TC_r’ 僅具有一移位器58，使對應多工器之輸出向左移位(r’-u)×p，而造成階乘積的位元長度增加(r’-u)×p。請注意，本例移位器58的移位長度能隨u改變而間接影響有限體加法器14使用的XOR數目，有別於習知的圖3電路。

(二)子計算器V1_p、V2_p除了既有的有限體加法器14和該等階運算器TC_r’ 外，還具有一個修正電路53，會在有限體加法器14集合相關階運算器TC_r’ 之後，調整對應的數值信號並補償位元長度，再送往比較器JG_p。

接下來，說明這兩項相異處的原由。本發明所屬技術領域中具有通常知識者都可以理解：對於具有非零元素α ⁰ ~α ^{N -1} 的有限體GF(2^m )而言，每一非零元素的位元長度為 m，且乘法運算具有封閉性的特質。亦即，任兩個非零元素相乘所得到的唯一乘積結果會等效於這N個非零元素的其中之一，且所得乘積結果的位元長度仍為m。這暗示著，除了以移位器58來執行進位的步驟外，還需要配合修正電路53，才能得到位元長度m的乘積結果，以滿足有限體常數乘法器17的功用。而修正電路53如何補償移位器58的輸出，是本領域的通常知識，所以本文不再贅述。

此外，子計算器V1_p、V2_p中，各有限體加法器14的運算時間與實現面積(XOR數目)，取決於相關階運算器TC_r’ 移位後的位元長度。當移位後的各個位元長度彼此差異增大，對應有限體加法器14的運算時間會拉長，且實現面積加大。

所以，較佳地，本例是使第1~R/2階的階運算器TC_r’ 配置於第一計算裝置51和第一子計算器V1_p中，並使第(R/2+1)~R階的階運算器TC_r’ 配置於第二計算裝置52和第二子計算器V2_p中。

再者，為了進一步減少第二子計算器V2_p的移位位元長度，第(R/2+1)~R階的階運算器TC_r’ 分別減少(R/2)×p移位長度，即：減少成(r’-R/2-u)×p。且每一個第二子計算器V2_p更包括一個公因數乘法器54，接收對應修正電路53的輸出以乘上α ^{Rp /2} ，然後再提供給比較器JG_p。

值得注意的是，第二子計算器V2_p增加了該等公因數乘法器54，但是第二計算裝置52並沒有同步增加，所以本 例根據有限體加法的交換特性，而將該等對照運算器29、E_p 移動到第一計算裝置51與第一子計算器V1_p中。

此外，在另一實施態樣中，第三~五實施例的對照運算器29、E_p 也可以是電連接到該比較器13，且比較器13改由基於對照運算器29、E_p 的輸出、該等第一數值信號以及該等第二數值信號，來做判斷。

綜上所述，前述較佳實施例將該等階運算器TC_r 、TC_r’ 區隔到兩個計算裝置11、31~51、12~52或區隔到兩個子計算器V1_p、V2_p，以降低每一週期的操作時間。也會在這樣的架構下，改變有限體常數乘法器17的乘數、或是將有限體常數乘法器17置換成移位器58，來減少硬體電路，故確實能達成本發明之目的。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。

1~5‧‧‧尋根電路

11~51‧‧‧第一計算裝置

12~52‧‧‧第二計算裝置

13‧‧‧比較器

14‧‧‧有限體加法器

16‧‧‧多工器

17‧‧‧有限體常數乘法器

21‧‧‧計算裝置

28‧‧‧面積評估器

29‧‧‧對照運算器

3’‧‧‧尋根電路

31’‧‧‧第一計算裝置

32’‧‧‧第二計算裝置

53‧‧‧修正電路

54‧‧‧公因數乘法器

58‧‧‧移位器

D‧‧‧暫存器

E_p ‧‧‧對照運算器

JG_p‧‧‧比較器

TC_1~R ‧‧‧階運算器

V1_p‧‧‧第一子計算器

V2_p‧‧‧第二子計算器

圖1是一方塊圖，說明實現錢氏搜尋法的習知電路；圖2是一方塊圖，說明平行化概念的一習知電路；圖3是一方塊圖，說明平行化概念的另一習知電路；圖4是本發明尋根電路之第一較佳實施例的方塊圖；圖5是本發明尋根電路之第二較佳實施例的方塊圖；圖6是本發明尋根電路之第三較佳實施例的方塊圖；圖7是一方塊圖，說明第三較佳實施例的一態樣； 圖8是本發明尋根電路之第四較佳實施例的方塊圖；及圖9是本發明尋根電路之第五較佳實施例的方塊圖。

3．．．尋根電路

31．．．第一計算裝置

32．．．第二計算裝置

13．．．比較器

14．．．有限體加法器

16．．．多工器

17．．．有限體常數乘法器

29．．．對照運算器

D．．．暫存器

TC_1~R ．．．階運算器

Claims (14)

1. 一種尋根電路，適用於檢驗一非零元素是否屬於一個R階多項式的根，包含：一計算裝置，包括：(R-1)個階運算器，每一階運算器對應該多項式中除了一選定階的其中一階，且根據該對應階的係數產生一階乘積；及一個有限體加法器，接收所有階運算器產生的階乘積以及該選定階的係數，而形成一數值信號；及一比較器，以一關於該選定階的選定參考值來與該數值信號做比對，以判斷該非零元素是否屬於該多項式的根；其中，當該選定階為u且1 u R ，則該選定參考值是該非零元素的(-u)冪次方；且每一階運算器具有一有限體常數乘法器，會以一乘數乘上該對應階的係數而產生該階乘積，並且對於相關第r階的階運算器，該乘數為該非零元素的(r-u)冪次方，1 r R 但r ≠u 。
2. 依據申請專利範圍第1項所述之尋根電路，更適用於檢驗另一非零元素是否屬於該多項式的根，其中，每一階運算器更具有：一暫存器，接收該有限體常數乘法器產生的該階乘積，並在一個週期後輸出；及 一多工器，選擇將該暫存器之輸出或該對應階的係數輸出，以供該有限體常數乘法器的運算依據；在第一個週期時，每一多工器是以該對應階的係數為輸出，而令對應有限體常數乘法器產生關於該非零元素的階乘積，以供該有限體加法器形成關於該非零元素的數值信號，並使該比較器據以判斷該非零元素是否屬於該多項式的根；在第二個週期時，該多工器是提供該暫存器之輸出給該有限體常數乘法器，而令對應有限體常數乘法器產生關於該另一非零元素的階乘積，以使該比較器進行對該另一非零元素的判斷。
3. 依據申請專利範圍第1項所述之尋根電路，更包含一對照運算器，產生該比較器用以判斷的選定參考值。
4. 依據申請專利範圍第2項所述之尋根電路，更包含一對照運算器，具有：一暫存器，接收該比較器用以判斷的選定參考值，並在一個週期後輸出；一多工器，選擇輸出該暫存器之輸出，或是輸出1值；一有限體常數乘法器，使該多工器之輸出乘上一乘數，以更新該選定參考值，且該乘數為該非零元素的(-u)冪次方；在第一個週期時，該多工器是以1值為輸出，而令 該有限體常數乘法器產生關於該非零元素的選定參考值，以供該比較器據以判斷該非零元素是否屬於該多項式的根；在第二個週期時，該多工器是選擇該暫存器之輸出，而令該有限體常數乘法器更新該選定參考值，以供該比較器進行對該另一非零元素的判斷。
5. 一種尋根電路，適用於檢驗一非零元素是否屬於一個R階多項式的根，包含：一第一計算裝置，包括：S個階運算器，每一階運算器對應該多項式中除了一選定階的其中一階，且根據該對應階的係數產生一階乘積，1 S <R ；及一個有限體加法器，接收該S個階運算器產生的階乘積以及該選定階的係數，而形成一第一數值信號；一第二計算裝置，包括：(R-1-S)個階運算器，每一階運算器對應該多項式中除了一選定階的其中一階，且根據該對應階的係數產生一階乘積；及一個有限體加法器，接收該(R-1-S)個階運算器產生的階乘積以及一關於該選定階的選定參考值，而形成一第二數值信號；及一比較器，比對該第一數值信號與該第二數值信號，以判斷該非零元素是否屬於該多項式的根。
6. 依據申請專利範圍第5項所述之尋根電路，其中，當該選定階為u且1 u R ，則該選定參考值是該非零元素的(-u)冪次方；每一階運算器具有一有限體常數乘法器，會以一乘數乘上該對應階的係數而產生該階乘積，並且對於相關第r階的階運算器，該乘數為該非零元素的(r-u)冪次方，1 r R 但r ≠u 。
7. 依據申請專利範圍第6項所述之尋根電路，更適用於檢驗另一非零元素是否屬於該多項式的根，其中，每一階運算器更具有：一暫存器，接收該有限體常數乘法器產生的該階乘積，並在一個週期後輸出；及一多工器，選擇將該暫存器之輸出或該對應階的係數輸出，以供該有限體常數乘法器的運算依據；在第一個週期時，每一多工器是以該對應階的係數為輸出，而令對應有限體常數乘法器產生關於該非零元素的階乘積，且該比較器會比對關於該非零元素的第一數值信號與第二數值信號，來判斷出該非零元素是否屬於該多項式的根；在第二個週期時，該多工器是提供該暫存器之輸出給該有限體常數乘法器，而令對應有限體常數乘法器產生關於該另一非零元素的階乘積，以使該比較器進行對該另一非零元素的判斷。
8. 依據申請專利範圍第5項所述之尋根電路，更包含一對照運算器，用以產生該選定參考值。
9. 依據申請專利範圍第7項所述之尋根電路，更包含一對照運算器，具有：一暫存器，接收該選定參考值，並在一個週期後輸出；一多工器，選擇輸出該暫存器之輸出，或是輸出1值；一有限體常數乘法器，使該多工器之輸出乘上一乘數，以更新該選定參考值，且該乘數為該非零元素的(-u)冪次方；在第一個週期時，該多工器是以1值為輸出，而令該有限體常數乘法器產生關於該非零元素的選定參考值，以供該有限體加法器形成關於該非零元素的第二數值信號，而使該比較器判斷該非零元素是否屬於該多項式的根；在第二個週期時，該多工器是選擇該暫存器之輸出，而令該有限體常數乘法器更新該選定參考值，以供該比較器進行對該另一非零元素的判斷。
10. 依據申請專利範圍第5項所述之尋根電路，更適用於同時檢驗另一非零元素，其中，當該選定階為u且1 u R ，則該選定參考值是該非零元素的(2u)冪次方，且該第一和該第二計算裝置的階運算器所採用乘數是該非零元素的2(r-u)冪次方，該尋根電路更包含： 一第一子計算器，包括：S個階運算器，分別接收來自該第一計算裝置的一對應多工器之輸出，並據以產生一階乘積；及一個有限體加法器，接收該S個階運算器產生的階乘積以及該選定階的係數，而形成一第一數值信號；一第二子計算器，包括：(R-1-S)個階運算器，分別接收來自該第二計算裝置的一對應多工器之輸出，並據以產生一階乘積；及一個有限體加法器，接收該(R-1-S)個階運算器產生的階乘積以及關於該選定階的選定參考值，而形成一第二數值信號；及一比較器，比對來自該第二子計算器的第一數值信號與來自該第二子計算器的第二數值信號，以判斷該另一非零元素是否屬於該多項式的根。
11. 依據申請專利範圍第10項所述之尋根電路，其中，該二個子計算器中，每一階運算器具有一有限體常數乘法器，分別以一乘數乘上該對應多工器之輸出而產生該階乘積，其中該乘數為該非零元素的(r-u)冪次方。
12. 依據申請專利範圍第10項所述之尋根電路，其中，該二個子計算器中，每一階運算器具有一移位器，令對應多工器之輸出向左移位(r-u)，而使該階乘積的位元長度增加(r-u)； 該二個子計算器更分別包括一修正電路，會在對應有限體加法器集合相關階運算器之後，調整對應的數值信號並補償位元長度，再送往該比較器。
13. 依據申請專利範圍第10項所述之尋根電路，其中，該第一計算裝置和該第一子計算器所包括的階運算器是屬於第1~R/2階，且該第二計算裝置和該第二子計算器所包括的階運算器是屬於第(R/2+1)~R階；且該第一子計算器的每一階運算器具有一移位器，令對應多工器之輸出向左移位(r-u)，而使該階乘積的位元長度增加(r-u)；該第二子計算器的每一階運算器具有一移位器，令對應多工器之輸出向左移位(r-R/2-u)，而使該階乘積的位元長度增加(r-R/2-u)；而該第二子計算器更包括一公因數乘法器，接收對應修正電路的輸出以乘上該非零元素的(R/2)冪次方，然後再送往該對應比較器。
14. 依據申請專利範圍第5項所述之尋根電路，其中，該第一計算裝置所包括的階運算器都是奇數階，且該第二計算裝置所包括的階運算器都是偶數階。