TWI382522B - 半導體電容結構及其佈局圖案 - Google Patents

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Description

半導體電容結構及其佈局圖案
本發明係提供一種半導體電容結構，尤指一種具有複數個對稱環型區段的金屬－氧化層－金屬(metal－oxide－metal，MOM)電容結構。
在半導體製程中，利用金屬層－絕緣層－金屬層(MIM)結構所構成的金屬電容器已廣泛地運用於極大型積體電路(Ultra Large Scale Integration，ULSI)的設計上。因為此種金屬電容器具有較低的電阻值以及較不顯著的寄生效應，且沒有空乏區感應電壓(Induced Voltage)偏移的問題，因此目前多採用MIM構造作為金屬電容器的主要構造。
然而，由於MIM的製造技術所需的製造成本十分昂貴，主要肇因於製造過程中所需使用的額外光罩，其花費隨著製程技術日趨先進而更加顯著，因此，僅需使用標準CMOS製程(standard CMOS manufacturing process)中之金屬層－氧化層－金屬層(MOM)結構的叉合金屬電容(interdigitated metal capacitor)，即伴隨著更經濟的半導體電容製造技術之需求，而被發展出來。目前關於叉合金屬電容的應用，已揭露於美國專利第6,625,006號、第6,784,050號、第6,885,543號、第6,974,744號、第6,819,542號及台灣專利第I222,089號等專利中。
舉例來說，於美國專利案第6,819,542號中，其定義一多層叉合金屬結構，至少包含複數個奇數層、複數個偶數層及複數個介電層，而該複數個奇數層與該複數個偶數層各包含一第一型電極及一第二型電極。其中，該奇數層之該第一型電極與該偶數層之該第一型電極係透過一第一導線(First Bus)相連接，而該奇數層之該第二型電極與該偶數層之該第二型電極係透過一第二導線(Second Bus)相連接。
於美國專利第6,819,542號(`542號專利)中，其定義一多層叉合金屬結構。請參考第1圖與第2圖。第1圖為如`542號專利之第5B圖中所示一多層叉合金屬結構之一奇數層10之示意圖。第2圖為如`542號專利之第6B圖中所示一多層叉合金屬結構之一偶數層20之示意圖。
首先請參考第1圖。奇數層10包含一第一型電極11及一第二型電型15。第一型電極11包含一第一部份12及複數個平行之第二部分13。第一部份12包含一第一結構12A及一第二結構12B，且第一結構12A及第二結構12B呈L型接合。複數個平行之第二部分13相隔一預設距離分別接合在第一部份12之第一結構12A上。第二型電極15包含一第一部份16及複數個平行之第二部分17。第一部份16包含一第一結構16A及一第二結構16B，且第一結構16A及第二結構16B呈L型接合。複數個平行之第二部分17相隔一預設距離分別接合在第一部份16之第一結構16A上。而第一型電極11之該複數個第二部分13與第二型電極15之複數個第二部分17平行叉合。
請繼續參考第2圖。偶數層20包含一第一型電極21及一第二型電型25。第一型電極21包含一第一部份22及複數個平行之第二部分23。第一部份22包含一第一結構22A及一第二結構22B，且第一結構22A及第二結構22B呈L型接合。複數個平行之第二部分23相隔一預設距離分別接合在第一部份22之第一結構22A上。第二型電極25包含一第一部份26及複數個平行之第二部分27。第一部份26包含一第一結構26A及一第二結構26B，且第一結構26A及第二結構26B呈L型接合。複數個平行之第二部分27相隔一預設距離分別接合在第一部份26之第一結構26A上。而第一型電極21之該複數個第二部分23與第二型電極25之複數個第二部分27平行叉合。且第1圖中的第一型電極11之第二部分13垂直於第2圖中的第一型電極21之第二部分23。
然而，如美國專利第6,819,542號或是上述其他各個文獻中所描述之叉合金屬電容結構，由於在其每一電極中之複數個相互平行的結構體最後均於週邊以一與其垂直之結構體來達到相互電性連結此一本質使然，導致此些叉合金屬電容結構之幾何對稱性(geometrical symmetry)不盡完美，進而使得其電氣特性不佳。
因此本發明的目的之一在於提供一種半導體電容結構，其具有複數個對稱環型區段，具有較佳的幾何對稱性，因而能夠得到較佳的電容效果，並具有較高的單位電容值。
依照本發明之實施例，係揭露一種半導體電容結構，其包含有一第三區段；複數個第一區段，其中每一第一區段係耦接於該第三區段，自該第三區段之一側向外延伸，並分別沿著複數個第一輪廓線之一發展；複數個第二區段，其中每一第二區段係耦接於該第三區段，自該第三區段之另一側向外延伸，並分別沿著複數個第二輪廓線之一發展；一第六區段；複數個第四區段，其中每一第四區段係耦接於該第六區段，自該第六區段之一側向外延伸，並分別沿著複數個第四輪廓線之一發展；以及複數個第五區段，其中每一第五區段係耦接於該第六區段，自該第六區段之另一側向外延伸，並分別沿著複數個第五輪廓線之一發展。
接下來本發明之實施例中所將要描述之半導體電容結構係以於標準CMOS製程中無需額外成本即可施作之金屬－氧化層－金屬(metal－oxide－metal，MOM)結構為其較佳之實施方式，也就是說，以金屬層作為導電材料，並以氧化層作為介電材料而構成之電容器。但是如熟習半導體製造技術的人所廣泛悉知，本發明之核心概念自無須必為如實施例中所載明之材料實現，其他各種常見或創新的導電材料或介電材料亦可以用於實作本發明之電容結構。
請同時參考第3圖與第4圖。第3圖為依據本發明一實施例之一半導體電容結構之奇數金屬層30的示意圖，以及第4圖為該半導體電容結構之偶數金屬層50的示意圖。一般來說，如本實施例所述之半導體電容結構係由複數個如第3圖所示之奇數金屬層30及複數個如第4圖所示之偶數金屬層50層層重疊所組成，亦即，以一奇數金屬層30之上方設置有一偶數金屬層50，而於該偶數金屬層50之上方又再設置另一奇數金屬層30，以此類推，構成一由複數個奇數金屬層30及複數個偶數金屬層50彼此相互交錯重疊而成之電容結構，而於各個金屬層之間，則均設置有用來作為介電材料之氧化層。當然，熟習此項技術的人均會理解，欲構成一半導體電容，最少僅需一層奇數金屬層30及一層偶數金屬層50已足。
如第3圖所示，奇數金屬層30包含有一第一結構32以及一第二結構34，其中第一結構32及第二結構34分別構成本實施例之電容結構之兩電極，而於第一結構32及第二結構34之間，係以氧化層作為介電材料。本實施例中，第一結構32包含有複數個相互平行之第一區段36、複數個相互平行之第二區段38、以及一第三區段40，其中，第三區段40係連接於複數個第一區段36與複數個第二區段38，第一區段36及第二區段38係分別位於第三區段40之兩側(於第3圖中，第一區段36位於第三區段40之上側，第二區段38位於第三區段40之下側)，而第一區段36及第二區段38均分別沿著特定(轉折、彎曲、或其他非屬直線)的輪廓線(contour)發展，形成一環狀結構(ring structure)(於第3圖中，正方形環狀結構)的一部份。
第二結構34包含有複數個相互平行之第四區段42、複數個相互平行之第五區段44以及一第六區段46，第六區段46係連接於複數個第三環型區段42與複數個第四環型區段44，第四區段42及第五區段44係分別位於第六區段46之兩側(於第3圖中，第四區段42位於第六區段46之上側，第五區段44位於第六區段46之下側)，而第四區段42及第五區段44均分別沿著特定(轉折、彎曲、或其他非屬直線)的輪廓線(contour)發展，形成一環狀結構(ring structure)(於第3圖中，正方形或長方形環狀結構)的一部份。
如第3圖所示，複數個第一區段36及複數個第四區段42係平行叉合，而複數個第二區段38及複數個第五區段44係平行叉合。更具體地說明，於第3圖中奇數金屬層30之佈局圖案(layout pattern)係沿著複數個由外到內、由大到小的正方形(或長方形)環狀輪廓而形成，其中該複數個第二區段38中位於最外圍的分支係沿著上述環狀輪廓中最外圍(即最大)者、於第三區段40及第六區段46的下側形成一環狀結構的一部份。同樣地，該複數個第四區段42中位於最外圍的分支亦沿著上述環狀輪廓中最外圍(即最大)者、於第三區段40及第六區段46的上側形成一環狀結構的一部份。由於如上所述之第二區段38之分支及第四區段42之分支係沿著同一環狀輪廓(即最外圍者)發展，故於幾何關係上，此二分支所貢獻之電容效應將遠較過去之半導體電容結構來得對稱。
再者，該複數個第一區段36中位於最外圍的分支係沿著上述環狀輪廓中次外圍(即次大)者、於第三區段40及第六區段46的上側形成一環狀結構的一部份。同樣地，該複數個第五區段44中位於最外圍的分支亦沿著上述環狀輪廓中次外圍(即次大)者、於第三區段40及第六區段46的下側形成一環狀結構的一部份。由於如上所述之第一區段36之分支及第五區段44之分支係沿著同一環狀輪廓(即次外圍者)發展，故於幾何關係上，此二分支所貢獻之電容效應將遠較過去之半導體電容結構來得對稱。
如圖所示，依此類推，第二區段38及第四區段42之各個分支、與第一區段36及第五區段44之各個分支就這樣依序輪流形成於不同之環狀輪廓上，而於第三區段40及第六區段46的上側形成由複數個第一區段36及複數個第四區段42沿著特定輪廓線所構成的平行叉合結構，並於第三區段40及第六區段46的下側形成由複數個第二區段38及複數個第五區段44沿著特定輪廓線所構成的平行叉合結構。於本實施例中，由於具有相互叉合的各個區段之分支係沿著特定環狀輪廓發展之特徵，故能夠達到最佳的幾何對稱性，以及具有最大的單位電容值。
如第4圖所示，於本實施例中，偶數金屬層50包含有一第三結構52及一第四結構54，其中第三結構52具有與奇數金屬層30中之第一結構32相同的幾何佈局圖案配置，且與第一結構32對齊並位於其上方(及/或下方)，而第四結構54亦具有與奇數金屬層30中之第二結構34相同的幾何佈局圖案配置，且與第二結構34對齊並位於其上方(及/或下方)，也就是說，於本實施例中，偶數金屬層50中之電容結構係為奇數金屬層30中之電容結構的複製版(duplicate)。又於本實施例中，奇數金屬層30中之第一結構32與偶數金屬層50中第三結構52係於第三區段40的位置上(例如左側突出之處)透過插塞(via plug)相互電性連接，以形成該半導體電容結構之第一電極。同樣地，奇數金屬層30中之第二結構34與偶數金屬層50中第四結構54係於第六區段46的位置上(例如右側突出之處)透過插塞相互電性連接，以形成該半導體電容結構之第二電極。如是，各金屬層之電容值即可透過並聯而加總。
請參閱第5圖，其係顯示依據本發明另一實施例，與第3圖中之奇數金屬層30配合以形成半導體電容結構之另一種偶數金屬層60的示意圖。於第5圖中，偶數金屬層60之幾何佈局圖案配置實則為第3圖中之奇數金屬層30沿著第三區段40及第六區段46之延伸軸線上下翻轉所形成，而同樣地與奇數金屬層30之佈局圖案對齊並位於其上方(及/或下方)。相似地，奇數金屬層30中之第一結構32與偶數金屬層60中第五結構62係於第三區段40的位置上(例如左側突出之處)透過插塞相互電性連接，以形成該半導體電容結構之第一電極。奇數金屬層30中之第二結構34與偶數金屬層60中第六結構64係於第六區段46的位置上(例如右側突出之處)透過插塞相互電性連接，以形成該半導體電容結構之第二電極。如是，除了各金屬層之電容值即可透過並聯而加總，各金屬層之間更會因上下層所形成之叉合結構而產生更大的寄生電容值。
雖然於前述之實施例中，係以沿著正方形或長方形之環狀輪廓發展之電容結構為例說明，但是熟習此項技術者均應理解，本發明並不以此為限。舉例來說，如前所述位於奇數金屬層30中之複數個第一區段36、複數個第二區段38、複數個第一區段36、複數個第二區段38，以及其位於偶數金屬層50中之對應部份，也可以是沿著菱形之環狀輪廓發展，如第5圖所示，或沿著六邊形之環狀輪廓發展，如第6圖所示之，或沿著八邊形之環狀輪廓發展，如第7圖所示，或沿著圓形之環狀輪廓發展，如第8圖所示，或沿著橢圓形之環狀輪廓發展，如第9圖所示。在此請注意，以上所述之形狀僅用於舉例說明，並非本發明之限制條件。
另外請注意，上述第一金屬層30及第二金屬層50所使用的材料，視所採用的半導體製程技術之不同，可以為鋁、銅、甚至是金，或者是其他金屬或非金屬材質，均屬本發明之範疇。
本發明之半導體電容結構係於第一金屬層30與第二金屬層50之間形成一氧化層，並且於第一金屬層30之上或第二金屬層50之下繼續交錯形成複數個氧化層與複數個金屬層，以完成金屬－氧化層－金屬電容結構。製作金屬－氧化層－金屬結構不需要使用額外的光罩，製程費用較便宜，此外，由於半導體製程的進步，因此可以疊加數目相當大的金屬層，而且因為金屬層之間的距離也變得愈來愈小，所以可以得到愈來愈高的單位電容值。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．奇數層
20．．．偶數層
11、21．．．第一型電極
15、25．．．第二型電極
12、16、22、26．．．第一部份
13、17、23、27．．．第二部分
12A、16A、22A、26A．．．第一結構
12B、16B、22B、26B．．．第二結構
30．．．奇數金屬層
32．．．第一結構
34．．．第二結構
36．．．第一區段
38．．．第二區段
40．．．第三區段
42．．．第四區段
44．．．第五區段
46．．．第六區段
50．．．偶數金屬層
52．．．第三結構
54．．．第四結構
60．．．偶數金屬層
62．．．第五結構
64．．．第六結構
第1圖為先前技術中一多層叉合金屬結構之一奇數層的示意圖。
第2圖為先前技術中一多層叉合金屬結構之一偶數層的示意圖。
第3圖為本發明中一實施例之一半導體電容結構之一奇數金屬層的示意圖。
第4圖係顯示依據本發明之一實施例與第3圖中之奇數金屬層配合以形成半導體電容結構之一種偶數金屬層的示意圖。
第5圖係顯示依據本發明之另一實施例與第3圖中之奇數金屬層配合以形成半導體電容結構之另一種偶數金屬層的示意圖。
第6圖為本發明中其他實施例之一半導體電容結構之一奇數金屬層的示意圖。
第7圖為本發明中其他實施例之一半導體電容結構之一奇數金屬層的示意圖。
第8圖為本發明中其他實施例之一半導體電容結構之一奇數金屬層的示意圖。
第9圖為本發明中其他實施例之一半導體電容結構之一奇數金屬層的示意圖。
第10圖為本發明中其他實施例之一半導體電容結構之一奇數金屬層的示意圖。
30．．．奇數金屬層
32．．．第一結構
34．．．第二結構
36．．．第一區段
38．．．第二區段
40．．．第三區段
42．．．第四區段
44．．．第五區段
46．．．第六區段

Claims (23)

  1. 一種半導體電容結構，其包含有：一第一金屬層，包含有：一第一結構，其包含有：複數個相互平行之第一區段，該些第一區段係具有轉折或彎曲；複數個相互平行之第二區段，該些第二區段係具有轉折或彎曲；一第三區段，耦接於該複數個第一區段與該複數個第二區段；一第二結構，其包含有：複數個相互平行之第四區段，該些第四區段係具有轉折或彎曲；複數個相互平行之第五區段，該些第五區段係具有轉折或彎曲；一第六區段，耦接於該複數個第四區段與該複數個第五區段；其中該複數個第一區段及該複數個第四區段係平行叉合，該複數個第二區段及該複數個第五區段係平行叉合；一第二金屬層，包含有：一第三結構，其包含有：複數個相互平行之第七區段，該些第七區段係具有轉 折或彎曲；複數個相互平行之第八區段，該些第八區段係具有轉折或彎曲；一第九區段，耦接於該複數個第七區段與該複數個第八區段；一第四結構，其包含有：複數個相互平行之第十區段，該些第十區段係具有轉折或彎曲；複數個相互平行之第十一區段，該些第十一區段係具有轉折或彎曲；一第十二區段，耦接於該複數個第十區段與該複數個第十一區段；其中該複數個第七區段及該複數個第十區段係平行叉合，該複數個第八區段及該複數個第十一區段係平行叉合；以及一介電層，形成於該第一金屬層與該第二金屬層之間；其中該第三區段係直接連接於該複數個第一區段與該複數個第二區段，或者該第六區段係直接連接於該複數個第四區段與該複數個第五區段，或者該第九區段係直接連接於該複數個第七區段與該複數個第八區段，或者該第十二區段係直接連接於該複數個第十區段與該複數個第十一區段。
  2. 如請求項1所述之半導體電容結構，其中該第一結構及該第三結構係上下對稱，該第二結構及該第四結構係上下對稱，該第一結構及該第三結構係構成該半導體電容結構之第一電極的一部份，以及該第二結構及該第四結構係構成該半導體電容結構之第二電極的一部份。
  3. 如請求項1所述之半導體電容結構，其中該第一結構及該第三結構係上下對稱，該第二結構及該第四結構係上下對稱，該第一結構及該第四結構係構成該半導體電容結構之第一電極的一部份，以及該第二結構及該第三結構係構成該半導體電容結構之第二電極的一部份。
  4. 如請求項1所述之半導體電容結構，其中該複數個第一區段、該複數個第二區段、該複數個第四區段、該複數個五區段、該複數個第七區段、該複數個八區段、該複數個第十區段與該複數個第十一區段之形狀係構成一多邊形、橢圓形、或圓形的一部份。
  5. 如請求項1所述之半導體電容結構，其中該第一金屬層之材質係為鋁、銅、或金。
  6. 如請求項1所述之半導體電容結構，其中該第二金屬層之材質係為鋁、銅、或金。
  7. 如請求項1所述之半導體電容結構係為一金屬-氧化層-金屬(metal-oxide-metal，MOM)電容結構。
  8. 一種用於一半導體電容結構之金屬層佈局，其包含有：一金屬層，包含有：一第一結構，其包含有：複數個相互平行之第一區段，該些第一區段係具有轉折或彎曲；複數個相互平行之第二區段，該些第二區段係具有轉折或彎曲；一第三區段，耦接於該複數個第一區段與該複數個第二區段；以及一第二結構，其包含有：複數個相互平行之第四區段，該些第四區段係具有轉折或彎曲；複數個相互平行之第五區段，該些第五區段係具有轉折或彎曲；一第六區段，耦接於該複數個第四區段與該複數個第五區段；其中該複數個第一區段及該複數個第四區段係平行叉合，該複數個第二區段及該複數個第五區段係平行叉合；該第三區段係直接連接於該複數個第一區段 與該複數個第二區段，或者該第六區段係直接連接於該複數個第四區段與該複數個第五區段。
  9. 如請求項8所述之金屬層佈局，其中該複數個第一區段、該複數個第二區段、該複數個第四區段、及該複數個第五區段之形狀係構成一多邊形、橢圓形、或圓形之一部份。
  10. 如請求項8所述之金屬層佈局，其中該金屬層之材質係為鋁、銅、或金。
  11. 一種半導體電容結構，其包含有：一第三區段；複數個第一區段，其中每一第一區段係耦接於該第三區段，自該第三區段之一側向外延伸，並分別沿著複數個第一輪廓線之一發展；複數個第二區段，其中每一第二區段係耦接於該第三區段，自該第三區段之另一側向外延伸，並分別沿著複數個第二輪廓線之一發展；一第六區段；複數個第四區段，其中每一第四區段係耦接於該第六區段，自該第六區段之一側向外延伸，並分別沿著複數個第四輪廓線之一發展；以及複數個第五區段，其中每一第五區段係耦接於該第六區段， 自該第六區段之另一側向外延伸，並分別沿著複數個第五輪廓線之一發展；其中該第三區段係直接連接於該複數個第一區段與該複數個第二區段，或者該第六區段係直接連接於該複數個第四區段與該複數個第五區段。
  12. 如請求項11所述之半導體電容結構，其中該複數個第一區段及該複數個第四區段係相互叉合，該複數個第二區段及該複數個第五區段係相互叉合。
  13. 如請求項11所述之半導體電容結構，其中該複數個第一區段係相互平行，該複數個第二區段係相互平行，該複數個第四區段係相互平行，該複數個第五區段係相互平行。
  14. 如請求項11所述之半導體電容結構，其中該第一輪廓線之一及該第五輪廓線之一係為同一環狀輪廓之一部份。
  15. 如請求項14所述之半導體電容結構，其中該環狀輪廓係為一正方形或長方形。
  16. 如請求項14所述之半導體電容結構，其中該環狀輪廓係為一圓形或橢圓形。
  17. 如請求項14所述之半導體電容結構，其中該環狀輪廓係為一 偶數邊之多邊形。
  18. 如請求項11所述之半導體電容結構，其中該第一區段、該第二區段、及該第三區段係為該電容結構之一第一電極之一部份，該第四區段、該第五區段、及該第六區段係為該電容結構之一第二電極之一部份。
  19. 如請求項11所述之半導體電容結構，其中該第一區段、第二區段、第三區段、第四區段、第五區段、及第六區段均以金屬材料構成。
  20. 如請求項11所述之半導體電容結構，其中該第一輪廓線、該第二輪廓線、該第四輪廓線、及該第五輪廓線均具有轉折或彎曲。
  21. 一種半導體電容結構，其包含有：一第三區段；至少一第一區段，其中該第一區段係耦接於該第三區段，自該第三區段之一第一側向外延伸，並沿著一第一輪廓線之一發展；至少一第二區段，其中該第二區段係耦接於該第三區段，自該第三區段之一第二側向外延伸，並沿著一第二輪廓線之一發展； 一第六區段；至少一第四區段，其中該第四區段係耦接於該第六區段，自該第六區段之一第一側向外延伸，並沿著一第四輪廓線之一發展；以及至少一第五區段，其中該第五區段係耦接於該第六區段，自該第六區段之一第二側向外延伸，並沿著一第五輪廓線之一發展；其中，該第三區段與該第六區段皆延伸於同一直線上。
  22. 如請求項21所述之半導體電容結構，其中該第一輪廓線與該第五輪廓線係為一第一環狀輪廓之一部份，該第二輪廓線與該第四輪廓線係為一第二環狀輪廓之一部份，以及該第一環狀輪廓與該第二環狀輪廓具有相同的一中心點，且該中心點位於該特定點。
  23. 如請求項22所述之半導體電容結構，其中該第一環狀輪廓與該第二環狀輪廓具有相同的形狀。
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