六、發明說明： 【發明所屬之技術領域】 (對於相關申請案的記載） 月24本日^月出案申钱專利申請第2007_114382號（2007年4 明書藉由引用而將其包含在内 : ^ " 不計上烟的元件或配線，也會因為在製造時安裝於 ^同上的元件或配叙間尺寸或雜·麟的雜値產生差 -，導致元件或配線的遲延値（遲延時間）產生差異。 + ααΪ♦的時序。又4方法，係使用在元件或配線的差異範圍内最 、遲延値與最小的遲延値，電路遲延（亦即電路的遲延時間）的 二大値或疋最小値係從該電路内的元件或配線的最大遲延値 最小遲延値計算的。 此時，電路遲延的差異係元件或配線的遲延差異所累 來 的。 、、 [專利文獻1]日本特開20〇2-222232號公報 [專利文獻2]日本特開2006-277359號公報 [非專利文獻l]Jens Sparso、SteveFurber著「非同步式電路設 計的原理（Principles of Asynchronous Circuit Design)」、Kluwer 學 術出版（Kluwer Academic Publishers)、2001 年、pp 16-27 【發明内容】 [發明所欲解決的問題] 以上專利文獻1、2以及非專利文獻1的揭示事項，本書藉由 1373720 引用而將其包含在内。以下敘述本發明相關技術的分析。 利用電路内的元件或配線，把遲延比期望値大的與遲延比期 望値小的混合，在幾乎所有的情況下，讓元件或配線的 里 互相抵銷。 共 因此’在上述的（習知時序設計方法中的）電路遲延計算 由於電路觀的差異被估計得比在實際製造的晶#上所產生的差 異還要更大（亦即過大），故電路遲延有可能被估計得比必須 更大或是更小。 ' 祀
即相當於被課與時 ’故時序設計的收 電路所需要的時間 ^當電路遲延被估計成比必要以上更大時， 序设計的電路遲延_在必要以上的嚴峻情況 傲性會降低（亦即，設計讓電路遲延限制充足的 計上^電路遲延被估計成比必要以上更小時，無論設 制，故，被製造"來的⑼大衫滿足時序限 方法的設計，如像是使用統計性時序解析 是當係指將元件或配線以及電路的遲延不
解析方法料性演算來進行電路遲延計算的時序 電路法用在時序設計，藉此讓考慮過差異的 維持製造產出確地進行，以兼顧時序設計·斂性，並 内閃作號而用繼號以進行電路 動’：對路;或正反器配合時脈信號-起被驅 信號的通訊，並仃通知資料受理要求與完成的-對交握 並因應父握信號的狀態以獨立的時 5 鎖或正反器（非專利文獻1)。 & +非同步式電路，只要交握信號以指定的順序邊蔣， S也能正確地動作’故即使遲延値的差異ίί移 延的相對性大小_乂下稱「姉性遲延诚路經的遲 行設步式電路其中—種方式的包裹資料方式進 信c/ i ΐ#會被課與像「對應的交握線的其中-方的i進
徑的遲延値更大」這樣的相對性遲延限I Ϊίί路枝的情況下，會鄉娜「從電 遲延必須幾乎相等」這樣的相對性遲延限制。到刀岐 路徑的對被課與相對性遲延限制的 併執行的電路的減讀射一部份的遲延的增大係- 環時=====資=;路_比時脈·猶 式電路時序===之，故相對性遲延限制係非同步 要的如ft由於在非同步式電路的設計中時序設叶也σ Ζ 二式電路的時序設計中也必須考慮 的單純ΐϋΐίί 値的差異擴大也能提高產出 設計。 賴以滿足相對性遲延_，並進行時序 遲延更小」雜的_存在獅㈣延闕比要求線 在進行考慮過絲資料式㈣畔式的差異的時序設計 時，於資料路徑遲延與要求線遲延的差異量之中加入 使資料路徑遲延變大或是使要求線遲延變小广都 月b滿足相對性遲延限制，讓產出提高。 理速Ϊ二 的時序邊限與非同步式電路的處 的』=ΐ:的====速度最慢 理速度降低。 又握仏唬線的日序邊限會讓處 辦大，吾人需要—種即使元件或配線的遲延値的差異 電讓=序度=要速度一能铜提= 時 難的 術的問題點，在於當元件或配 路的設計序設計方法是針對同步式電 時序設計，習知的非“積體遲延限制的 延值差異的時序設計。 ¥路的6又计方法不會進行考慮遲 計方^及】==題ί:;㈡2:計裝置、電路設 限制時，即使在元件或是配線的遲_相對性遲延 適當的時序設計與高量產出。 有差/、的情況下，也能兼顧 [解決問題之技術手段】 :二的遲延 ，工二;解=:出==設計記述而); 時間的機率分布；相對性遲延限制路尹的路徑的遲延 該相對性遲延限制的路徑對（以下稱「附限 延時是—麟複數的路徑的遲 生該電路；（b)統計性時序解析步;又相述而產 ，夺間的機率分布;(c)相對性遲延限電=:路_ 據被課與相對性遲延限制的 充足羊计异步驟，其根 布，求出該相對性^二2气點開始的遲延時間的機率分 更步驟，其在該充足率“既定比:蚌(d三J徑遲延機率分布變 |路構造變更步驟，其變更該電 延時間的長L果與 ’是一種對複數的路徑的遲 式，其特徵為讓雷腦勃，-.,、、相對性遲延限制」）的電路設計程 述而產生該電路；（b) 處理*其根據電路設計記 理，其根據被課與遲㈣制充足率計算處 徑對」)的各路徑之中自同對(以下稱「附限制路 布變更1理並制的充足率；（d)路徑遲延機率分 邏輯電路構造變更處理，⑽^ ^賴更錢率分布；以及(e) 率分布。 ’、交更戎電路的構造以依從該變更後機 第1延伸敵嫩物織騎，紐制該統計性 1373720 時序解析部、該相對性遲延關充足率 分布變更部、該邏輯電路構造變更部“率 該既定比率。 復π動使该充足率達到 第2延伸形態之電路設計裝置，1 5布並求出該紋率，以縮短該附限 =對性.的其中—方路徑(亦即，為使遲延時間比g —方= 更短，而被課與該相對性遲延限制的路徑)的遲 徑 率未達該狀比率時’變更觀時間的解〇充足 路徑對的另—方路徑(亦即，為使遲延時間比另===限制 被課，該相對性遲延限制的路徑〕的遲延時間。 &更長’而 第3延伸形態之電路設計装置，其相 〃 ==，徑對之中遲延時間應相對性縮 分對的另-方路徑之信號傳達ΐ ^ 4延伸形態之電路設計裝置，根據該附 =時^1機率分布及其相關數(_ela㈣求出該充足率 第5延伸展卿態之電路設計裝置 統計量作為該變更後機率分布。 布特徵的 第=延伸形態之電路設計|置，其統計性時序解析部，來昭 件以及配線的遲延時_既定解密度函數，求出在該電 路中的路徑的遲延時間的機率分布。 寬 7延伸祕之電路設計装置’其統雜時序騎部使該雷 路内的元件、配線以及路徑的遲延時間回歸既定機率分布模型。电 ^ 8延伸形態之電路設収置，其統雜時序解析部以 2布模型作為，，布，並用期望値以及鮮偏差作為該3 雄度函數的特微量計算該電路内的路徑的遲延時間。 第9延伸形態之電路設計裝置，其邏輯合成部根據非 =設計記述而產生閘層次網列表，其時序解析部根據該網^ ，疋配置配線資訊求出路徑的遲延時間的機率分布’並具備 。亥網列表之元件配置與元件間配線的配置配線部，以及變更該電 9 1373720 路物理構造的配置配線變更部。 第10延伸形態之電路設計方法更包含：出 該步驟(b)至(e)直到該充足率到達該既定比率為止。Y ，，、重複 第11延伸形態之電路設計方法，係在該重 間的機率分布並求出該充足率以縮短該附ί制3對^ 應將遲延時間相對性縮短的其中一方路徑的 —中 足率未達該既定比率時，變更遲延時_機布^=該充 制路徑對的另-方的路徑的遲延時間。年刀布以延長_限 算牛^延伸/^之電路設計綠’係在軸雜關充足料 乂 i路徑的信號傳達完成，且該附限制路㈣ίΐ 徑的域傳達未完成的同時機率分布求出該充足率。’、另方路 第13延伸形態之電路設計方法，係。 算步驟(c)中’根據該附限制路徑對的各^遲延足率計 布及其相關數求出該紋率。 L的遲延時間的機率分 伸職之電路料綠，係錢路彳轉延_八心 ^步驟⑼中’用表示機率分布特徵的統計量作為該^ 解析步驟 求出錢路巾路徑的遲延時間的機率分布。 Ί、度函數’ 以序f析步驟 率分布模型。 ]遲延時間回歸既定機 ⑼中性時序解析步驟 計算該電糾及標準偏差 ^73720 ^的機率分布，在觸輯電路構造變更轉(e)t 間的轉’同時包倾更該電 職麵Q，其重複該 第2G延伸形態之電路設計程式讓電腦 ，變更遲延時間的機率分布求出該充足ί以ΐίί 布，=長該附限制路徑對的另—方的路徑的更的機率分 對性職行町在該相 間應相對性縮短的其中—方的路徑的對之中遲延時 口的另-方的路徑的信號傳達未完成的同;機率；= 對性下處理:在該相 遲延時_解分布及細驗it充足ί路彳靖的各路徑的 第23延伸形態之電路設計裎式，係 ^處理附，料示機率分布魏的統計量 計性下處理：在該統 定機率密度函數，求出在該電路配線的遲延時間的既 計性時序解析處理〇>)中，讓該電仃以下處理：在該統 延時間回歸既定機率分布模型。 、70件、配線以及路徑的遲 計性時序JJJ腦執如T歧:在該統 望値以及標準偏差計算該電路_率路布’用期 聲延時間，作為該機率 进度函數的特徵量。 職，在該時序解析處理相述而產生間層次的網 ，呈的遲延時間的機(率)二根=列表或是配置配線資訊 中，進行該網列表之元株 °/邏輯電路構造變更處理(e) 電路物理構造的配置配^更處理轉間的配線，以及(g)變更該 [對照先前技術之功效】 式月：電路設計裝置、電路設計方法或是電路設，程 二以有差步i切:; 方左兵也此兼顧適當時序設 人 的機ΐ分，，^ 此ί SSi解析得到電路：徑的遲延値 變更電路的邏輯構造或是物H的路f的遲延値的機率分布， 率分布已經求出的麟八* H魏該路徑的遲延値的機 下的路徑的遲延値之門二拉皮f此便能將設置在相對性遲延限制 的遲延値之_時序邊限抑财必要的最低數値。 【實施方式】 邏輯合絲lu將相步式電路設計記述轉換綱 線。。配置配線部115執行該網列表内㈣件配置或^間的配 配線性時序解析對網列表或配置 相對性遲延限制充足率計算部113計算被課與相對性遲延限 12 1373720 制之電路内路徑使該限制充足的充足率。 限制Ϊ徑充足率未滿足既定時序產出 布，當作變更後機出限㈣的路徑遲延値機率分 物理構造，使路域延値機率分布變成變更後機率 根據以上構造，將被課與相對性 ^ 既定產出偷下抑制=ί;=之 參照圖1 ’本發明之實施形態的電路 裳置100、電路設計記述輸入部10卜單備.電路設計 序產出限制記述輸人部1G3、相對性遲、時 列表·配置配線資訊輸出部199。 Ί °P 04、網 ⑴㈣序解析部 以下，概略敘述構成本發明之各機構的動 路設===:¾計=輸入到電 J路進行的處理，以及對控制信號遷移=== 算用資訊的單元程式庫輸人到電路設計裝=；f μ、遲延値計 又’元件絲_遲延值的差«訊，亦可當作單元程式庫 13 1373720 資訊的一部份記述在該單元程式庫内。 單元程式勒，錄魏縣魏，了八訊記述二 時序解析部112、相對㈣延_充足= T、統計性 14、配置配線部⑴或是配置配線變更部以:構 路設:制部103將時序產出限制記述輸入到電 的非以記述有關於被當作設計對象 延限制記述輪入部顺將記述有電路内之相對性遲 網列表•配置配線資訊輸出部19==1 置， 計的辆體電路的網列表、元件配置 斤設 路的間層次的網列表。、早兀知式庫内的讀所構成之電 資訊：二以據網列表、單元程式庫、配置配線 定的機率言 =路徑的遲延値的機率密度函數或既 路徑的統計性遲延資訊輸出 Ο ^ '' " ' i對訊而進行統計性時序解析。 對性遲延限制記：、時序根=克計性遲延資訊、相 充足率是否滿足時序產己述’判斷相對性遲延限制的 規則’對課與相對性遲上布的計算 制的遲延値解料：^ 應可滿足時序產出限 率密度函t 度函數（μ齡分树徵量），當作變更後機 序產^ίΐίΐϊ更部114 ’根據網列表、統計性遲延資訊、時 役貝訊、相對性遲延_記述、變更後機率密度 1373720 =====最佳化、遲延元件插入、
變更後機率密度函數（或是機率分布 配置配線部115 ’根據網列表以及 ;=同時執行元件間的配線，再將非二 延資。置^_訊'統計性遲布特徵量），執行電路内元件同—邏輯3 玄配置配線資訊，使時序產出不充足路徑遲延 或疋機率分布特徵量)成為機率密度函數（或是機率ί布的動⑽侧，财實郷g之魏設計裝置 100
電路設計記述輸人部1G1、單元料雜人部1G2 限制記述輸入部1〇3、相對性遲延限制記述輸 =記述 ' 單祕式庫、時序產生關記述、相對 述輸入電路設計裝置100 (步驟S1)。 成得ίίΐΐ=η電路設計記述以及單元程式庫，邏輯合 網S(步元件所構成的該電路的閘層次的 統計性時序解析部112 ’執行統計性時序解析，並從網列表以 乂早3疋程式庫產生制步式電路内路徑的遲延制機率密度函數 (或疋在既定機率分布模型中以遲延値的機率分布為特徵的統計 量），當作該路徑的統計性路徑遲延値資訊(步驟S3)。 在此，所謂網列表，若在步驟S7之前係指藉由步驟S2所產 生的網列表，若在後述步驟S7之後係指變更後的網列表。 相對性遲延限制充足率計算部113，根據統計性路徑遲延値資 相對：從統計⑽徑遲延値資訊求出 以驗5=後== 更，使ϊϊί她籌造的變更’修正該網列表以反映該變 機率密度函數d 判斷中被判斷為不充足的路徑遲延値的 (或是機率量)成為變更後機率密度函數 的元_表以及單元程式庫’配置網列表内 線資訊(步驟丁疋牛間的配線，並產生非同步式電路的配置配 非ηϊΐϊ時稍析部112，根_以及配置配肺訊，產生 電㈣職的遲雜的解密度錄(歧在岐機率分 計性遲延分布树獅辑量），作域路徑的統 撼2„列表以及配置配線資訊’在步驟S13之前係指根 ,t ^ ^ ^所產生的網列表以及配置配線資訊，在步驟S13之後係 曰曼更後的網列表以及配置配線資訊。 二相對性遲延限制充足率計算部113,根據統計性路徑遲延値資 Λ、相對性遲延限制記述、時序產出限制記述，判斷出相對性遲 延限，的充足機率，是否讓時序產出限制充足(步驟sl〇)。 當該判斷結果表示已讓時序產出限制充足時，便移到步驟 Sl4 ’當不充足時，便移到步驟S12(步驟S11)。 16 1373720 路徑遲延機率分布變更部117 對於被課與相對性遲延限制的路—根據統計性路徑遲延値資訊， s12;求出遲延値的機率密㈣(以=產特= . 配置配線變更部116，根據網列主 徑遲延値資訊、時序產出不充足:配置配線資訊、統計性路 ▼ 縣後路_延_機率密度函相對性遲延限制記述、 同一邏輯但不同遲延的元件的交 t疋機率分布特微量），利用 式變更配置配線，並修正網列^配線長的延長或是縮短等方 S ’讓時序產出限制紋性判斷中H置配線資訊以反映該變 • 的機率密度函數(或是機率分布統計足的路徑的遲延値 賴率錢碰(或是齡分树彳5後⑽徑遲延値 最後，網列表·配置配结次^ 步驟S13)。 配線資訊輸出（步驟S14)，完^處^出部199 ’將網列表以及配置 其次，就本實施形態的效果説明之。 在本實施形態中，電路設言+奘罢 ?輯合成部⑴或纽置配線部m即牛 充足率1^算$ 路徑的遲延値。相對性遲延限制 當該時序產i㈣丨$ 析、絲巾的轉性觀關充足率。 二辦序產出限制不充足時，路徑遲延機率分布 ===内=的遲延値的機率分“定作為後 ΐίϊI邏㈣路構造變更部114以及配置配線 理構造以達λ玄目ί象的非同步式電路的邏輯構造以及物 非同的遲延値的差異很大時，只要讓與 AArm 、 特有的稷數的電路内路徑的遲延値的相對關係有關 ^艮制滿足既定機率以上，便能實賴定產出。又，以在讓該 序農出關紋的翻峽日铸雜最小而設定該 目標的方式變更電路構造，便能實現兼顧高產出與高性能的非同/ 17 1373720 步式電路設計。 【實施例】 接著，用具體的實施例，說明本發明實施形態之電路設計系 統的動作。 在本實施例中，元件或配線的遲延値以及路徑的遲延値設成 遵循常態分布’複數的元件或配線或路徑的遲延値之間設成互相 獨立。 又，即使在使用不同遲延値的機率分布模型，或在複數的元 件或線或路徑的遲延値之間存在相關關係的情況下，只要適當地 執行機率計算，本發明的電路設計裝置100便會適當地作動。 電路設計記述輸入部101、單元程式庫輸入部102、時序產出 限制記述輸入部103、相對性遲延限制記述輸入部1〇4 ’將圖3的 非同步式電路設計記述、單元程式庫、時序產出限制記述、相對 性遲延限制記述，輪入到電路設計裝置1〇〇(步驟S1)。 在本實施例中，單元程式庫内記述著期望値與標準偏差作 元件或配線的遲延值的差異資訊。 卞馮 又，相對性遲延限制記述内記述著「從圖3的tap/Lcl/R〇〗到 12 t0P%/a top/dp/b fj top/dp/c 的路徑遲延値更大」這樣的限制。 述内記述著該相對性遲延限制的充足率在 程式，|^^^^43=非=式電_計記述以及單元 (步驟S2)。底出”備圖所福造的電路的間層次的網列表 構造的元件所組成的 元件戶^=鎖^ b、C)以及加算器421也是由單元程式庫内的 與相二1尸::網列表以及單元程式庫，求出被課 關的路徑、搬的遲延値的機率分布（步驟 18 S3)。在此，路徑術係、交握要求信號線路捏他 在本實施例中，假設路徑遲延値也遵 八古、、2仫： :係可求出以路徑遲延値的機率分布為特徵的；J盘當 者。路輕4G1的遲延値的機率分布，例如用準偏差 所示的期望値5ns當作標準偏差〇 5ns ^^圖^之:501 二値的機率分布，例如像是用圖示5〇2所^^望=4=遲 準偏差0.6ns的常態分布。 d望値6ns虽作標 示。在此，圖示510係從ζ抽方向觀察同時分布之圖* 的圖 所得延=充===同時分布之圖线積分 產出限制0.99更小I故時jff S4)。由於該數值比時序 由於判斷姓果糾床f f出限制被判斷為不充足(步驟S5)。 吻。綱、、、。果為㈣產出限制不充足，故移到步驟％(步驟 變更ϊίίϊίίΓ^技117求出期望値當作邏輯電路構造 序產出限制時之路徑4G1、 輯最ίϊίϋί變數的期望値以及標準偏差的可加性，藉由邏 偏差會變成a ^時/;由於可預測到標準 値0.99以上時的路彳& 4()1之限制的充足率在該時序產出限制 4.1〇ns、路徑4〇2的^_ 延値的期望値為5瓜的〇.82倍，即 驟S6)。 的遲延値的期望値為_的倍，即7.08ns(步 的圖對相雌遲延限制不充足 之卞的路禮402的遲延値刪減進行嘗試，故 19 據力=益似的邏輯最佳化變更邏輯電路的構造以及 此時，變更後的期望値4j〇ns設定當作圖4 &。 的遲延値的期舰的最大値限制。用4的電路的路輕402 处即使在設定了最大植限制的情況下，為了更進 月匕，而超越該限制，變更邏輯雷技播 同性 的遲延(步驟S7)。 構以儘可能的脑路徑術 又，並不限於藉由邏輯電路構造變更以滿 回S3 ’統計性時序解析部112，根據f歧表以 延布未出被課與相對性遲延限制的路徑401、402的遲 =用邏輯最佳化，例如，將遲延被縮短的路捏術的遲延値 的期望値以及標準偏差分別變成4 5ns以及〇 47ns。 ㈣Ϊ對性遲延關充足⑽算部113，湖4的被課與相對性遲 路控40卜4〇2的遲延値的同時分布求出讓該相對性遲延 =充足的機率，得到約α972。此時，由於依然比時序產出限制 ^ 0.99更小’故時序產出限制被判斷為不充足(步驟s5)，並移到 步驟S6。 -路徑遲延機率分布變更部117，因應邏輯電路構造變更所致之 ，徑401的遲延値變更，在下次的邏輯電路構造變更時，再次計 异路徑402的遲延値的變更後期望値，得到該期望値為6伽(步 驟 S6) 〇 邏輯電路構造變更部114’相對於該相對性遲延限制不充足的 圖4的電路的路徑40卜402，為了以變更後期望値6 48批為目標 利用追加遲延元件使路徑402的遲延變大，而進行邏輯電路的構 造變更，並變更網列表（步驟S7)。 此時，路徑401的遲延値的增大會導致性能降低，故以遲延 値變成超越變更後期望値之最小値的方式變更構造。 回到步驟S3 ’統計性時序解析部112，根據再變更後的網列 表以及單元程式庫’求出被課與相對性遲延限制的路徑、402 的遲延値的機率分布。 20 1373720 望信401的遲延値的期 望値^及軚準偏差，分別變成6 6ns以及〇幻邱。 延信制充足率計算部113，對在路徑40卜搬的遲 布中的相對性遲延限制充足範圍的機率進行積3 ΪίίΪΪ G_"2°由於該充^率在時序產出限制値_ 配ΐ為充足(步驟S5)，並移到步驟S8。 雷㈣《’根據"亥單兀程式庫内的物理資訊配置圖4的 產生的元件’同時進行該元件間的配線並 統計性時序解析部112,根據圖4 ，置配線資訊進行路㈣、4〇2的遲延値; 式電路内的路徑401的遲延値的期望値以及標 ^ 差羞成6.66m以及〇.63ns的常態分布(步驟S9)。 平镝 相對性遲延限制充足率計算部113，求得路徑4〇ι、 ΐΐΓ.Ι88作為滿足圖4相對性遲延限_機率時，時序產出限制 被判斷為不充足(步驟s 11)，並移到步驟s 12。 士 ^域延機率分布變更㉝117,求出配置配線變更後用來似 相對性遲延限制的路徑4(Π、4G2的遲延 以及6.78ns(步驟S12)。 复侍至！ 4.65ns 路俨根據該網列表、配置配線資訊、統計性 ^遲延値資訊、時序產出不紋路师訊、相對 = 予:延長具備對應關係的時序產出不充足路徑4〇 :制:己 疋變更配置配線以縮短路徑4〇2的遲延値。 ι~ ⑽為了避免性能降低，將配置配線最佳化以縮短路徑4叫步驟 表以; 的常態分布，當作非同步式電=
2J 1373720 延信限制充足率計算部113，求得路徑彻、樣的遲 率’該時序產出限制 解析可以得到以下效果。亦即’根據統計性時序 延二路内的路徑的遲延値的機率分布，路徑遲 4〇ft^布支更’相對於被課與相對性遲延限制的路秤 邏輯電路構造變更部114以及配置配線變更 搬的遲造廿讓相對性遲延限制之遲延應該縮小触徑 變更_應該構造變更再次設定該目標値，接著 標値的最二讓的路#4G1的遲延値變成超越該目 沾帝L'糟此，在滿足既定的時序產出限制的範圍内，達 到圖4的電路400的性能最大化的目的。 顚J違 伽徑遲雖的機率分布_當作常態分布，路徑遲延 藉由期望值以及標準偏差附上特徵，也有達到 配置配線最佳化時的路徑40卜搬的遲“ 値的機率分布的最佳化目標設定的效果。 述實用施例說明本發明，惟本發明並非僅限於上 城％查Λ Μ ’在本_賴專利各請求項發0賊，包含本領 域從業人貝易於思及的各種變化形態修正，自不待古。 撼ιίίΓ月全部揭示（包含請求項的範圍)的範圍内。，可進一步根 本發明請求範圍内，各個揭示要件可有各式各樣H與選又擇在 【圖式簡單說明】 圖1係方塊圖，表示本發明最佳實施態樣的構造。 .圖2係流程圖，表示本發明最佳實施態樣的動作程序。 圖3係非同步式電路设計記述(亦即，本發明實施例之電路設 22 1373720 計裝置的非同步式電路設計記述)的一個例子。 圖4係用實施例所設計的(亦即，利用本發明實施例 計裝置所設計的)非同步式電路的構造圖。 路成 圖5係在實施例的非同步式電路的設計(亦即，利 置設計制步式電路)棘中判斷相對性遲延^ 【主要元件符號說明】 100電路設計裝置 101電路設計記述輸入部 102早元程式庫輸入部 103時序產出限制記述輸入部 104相對性遲延限制記述輸入部 111邏輯合成部 112統計性時序解析部 113相對性遲延限制充足率計算部 114邏輯電路構造變更部 115配置配線部 116配置配線變更部 117路徑遲延機率分布變更部 199網列表.配置配線資訊輸出部 400非同步式電路 401、402 路徑 411閂鎖控制電路元件構造 420資料路徑電路 421加算器 500、5(Η、502、510 圖示 511相對性遲延限制充足區域 S1〜S14步驟 23