TWI360950B - Digital loop filter for all-digital phase-locked l - Google Patents

Description

九、發明說明： 【發明所屬之技術領域】 本發明紐供-健赠m做設在一全數 路中，可減少一輸入端訊號之抖動對該全數位 ^迴 =之影響，並有效_低—輸_職之抖動現 象，便#數鋪相迴料鋪_輸人魏號頻率及 相位的追蹤及鎖定。 【先前技術】 現今因通訊產品的使用量與重要性日趨成長，且積 體電路發展稍，使得通訊親電路的絲也相對增 加:’其中鎖相迴路(Phase-Locked Loop，簡稱：pll) 是最常被使㈣電狀…通侧相鱗可分別應用於 通訊上做調變及解調、無線電系統上做頻率合成器及在 數位電路上做時序訊號回復系統等等。 而鎖相迴路的原理主要是將輸入端訊號及輸出端 訊號的相位及頻率做追蹤及鎖定，使兩個訊號能夠時時 刻刻保持一致，當兩個訊號的相位誤差等於零或非常小 時，我們就可以稱為鎖定（l〇cked)，因此快速鎖定在鎖 相迴路的設計中變得越來越重要且成為必要的條件。

習用之數位濾波器設計方式，普遍利用積分器累積 平均，進而消除輸入端訊號之抖動對鎖相迴路之影響， 已有相當多專利發表’包括：Qualcomm公司（US pat. 7’ 042,972) 、 Texas Instruments 公司（US

Pat. 7,145, 399)及一參考文獻，其係刊登於2005年三 月所出版之 IEEE Transactions on circuits and

SyStolS 11之中，亥參考文獻名稱為：Phase Domain

All Digital Phase'Locked Loop之論文等等。 然而’上述之習知專利及論文，皆是利用積分之方 式，來’肖除輸入端訊號之抖動對鎖相迴路之影響，但當 ，入，訊，之週期抖動非常嚴重時，積分器亦會將這些 嚴，并動^訊錄下來，使積分器的輸出無法維持 穩定’導致無法降低軸祕之輸出端訊號，而會有週 期抖動之缺點’造成設計數减波B的困擾。 除此之外，相關專利，如：MOTOROLA公司（US pat. 5’ 473’285)所提出之更新ANCHOR REGISTER方法，可產 生鎖相迴路鮮j||所需之基準鮮，再藉由每四次連續 的控制信號(UP/D0WN)來更新基準頻率，可以部分降低 輸入端訊號之抖轉鎖相迴狀影響，惟當輸入端訊號 之週期性抖動非常嚴重時，此專利所提出的更新 MCTO㈣ISTER方法，則無法有效壓抑 抖動對鎖相迴路之影響，導致無法有效降低鎖相迴路之 輸出端訊號’而會有週期抖動之缺點。 【發明内容】 ,有鐾於上述之習知專利及論文，其均無法有效降低 鎖相迴路之輸出端訊號會有週期抖動之缺點；因此，發 明人開發設計出一種數位濾波器，其係用於低抖動全數 位鎖相迴路設計之中。 ' 本發明之一目的’在提供一種用於全數位鎖相迴路 設計之數位濾波器，其係裝設在一全數位鎖相迴路中， 以減少一輸入端訊號之抖動對該全數位鎖相迴路之影 #有_降低—輪出端訊號之抖動現象，使該全數 位鎖相迴路可保持對該輪人端訊號頻率及相位的追縱 及鎖定。 <本發明之另一目的，在提供一種用於全數位鎖相迴 又计之數位濾波器，其係採用一全數位鎖相迴路相關 。又1技術’以改善一傳統類比鎖相迴路的漏電問題和難 以操作在低壓工作的重要解決方#，可A幅改良成本架 構與商品競爭條件。 【實施方式】 。本發明係-種「驗全触谢目迴路料之數位遽 f器」轉㈣―_示，係為本發明實施例之數位 L波器lQhgUal Loop Filter)裝設在一全數位鎖相 迴路f中之架構目，其中該數位濾波器丄分別包含有一 控制斋11，係用以接收該全數位鎖相迴路2中之— 1 迴路控制器 23(Phase-Locked Loop ContiOllei·，簡 ，PLL fontroller)，所傳來之一震控制瑪及—另 一震堡器控制碼，並將該震a||控制碼及該另一震 控制碼更新至複數個暫存器12中。 ° 該複數個暫存器i2係用以儲存經由該控制器 更新並傳來之該震m㈣碼及 ^中該複__ 12 益―（如m))及複數個第二暫存器122(如. 該複數個ΐ—暫存11121係用以儲存該 Λ之。亥震蘯器控制/5馬，而該複數個第二暫 存器122係用以健存該控制器u所傳來經由該鎖= 路控制器23所產生之另H器控制碼。 加法器13,係用以接收並計算出該複數個第一 暫存器121巾之該震盪H控制碼之總和。 除法器14，係用以接收並計算出經由該加法器 13所汁异出該震盪器控制碼之總和之一平均值並將 鉍平均值傳送至該鎖相迴路控制器23。 2述該全數位鎖相迴路2分別包含有一相位/頻率 偵測器 22(Phase/Frequency DetectQr，簡稱 _，係 用以分別量測一輸入端訊號21及經由一除頻器 26(Frequency Divider)除頻處理後所產生之訊號，當 該二訊號間有相位差/頻率差時，該相位/頻率偵測器 22即會送出一另一訊號(up/D〇WN)至該鎖相迴路控制器 23。 ° 又，該鎖相迴路控制器烈，係用以分別接收該相 位/頻率偵測器22及該數位濾波器丨，所傳來之該另一 訊號及該平均值，时難生該震㈣㈣碼及該另一 震盪器控制碼。 一數位控制震盪器24(Digital c〇ntr〇lled oscillator，簡稱DCO)，係用以接收該鎖相迴路控制 器23所傳來之該另一震盪器控制碼，以補償與該輸入 端訊號21間之相位差及頻率差；而該除頻器26則係接 收该數位控制震盪器24所傳來之一訊號，並做除頻處 理，以降低該訊號之頻率後，再傳送至該相位/頻率偵 測器22。 ' 在本發明實施例中，該等第一暫存器12ι為計算出

Claims (1)

1. 十、申請專利範圍： 1、:種數位m，其係裝設在—全紐鎖相迴路中， 藉以控制該全數位鎖相迴路中一數位控制震盪器之 —輪出端訊號，而該數位濾波器係包括： 控制斋，係用以接收該全數位鎖相迴路中之一鎖 相迴路控制器，所傳來之一震i器控制碼及一另二 震盛器控制碼； 複數個暫存n，侧⑽存經由該控㈣所更新並 傳來之该震堡器控制碼及該另一震盡器控制碼； —加法器，用以接收並計算出該等暫存器中之該震 盤益控制碼之總和； 二除法器，係用以接收並計算出經由該加法器所計 算出該震盪器控制碼之總和之一平均值，再將該平 均值傳送至該鎖相迴路控·，使得該鎖相迴路控 制器▲可產生前賴另-錢H控制碼，藉以控制並 調整该數健繼I ϋ之輸&端峨鱗在該平均 值附近，進而持續的補償與該全數位鎖相迴路中之 一輸入端訊號間之相位差及頻率差。 2如申请專利範圍第1項所述之數位紐器，其中該 ，數個暫存n包含有複數個第—暫存器，用以儲存 該控制器傳來之該震盪器控制碼。 3、如申請專利範圍第2項所述之數位遽波器，其中該 加法器係透過該複數個第一暫存器來接收並計算出 該震盪器控制碼之總和。 4如申凊專利範圍第2項所述之數位遽波器，其中該 15 H器均值之額器控制碼數 之該平均值之穩定^讀置之多寡，會影響到輸出 5如申凊專利範圍第1 複數個暫存器包含有複/中ί 該〆制哭调弟—暫存态，用以儲存 —震堡器控^經由該鎖相迴路控制11所產生之另 第5項所述之數峨[其中該 量，且轉第二暫存器之控制碼之數 U專：圍第6項所述之數上，其中當 ===== 8 述之數罐器，其中當 允〜^暫存°。之數置大於二時’該複數個暫存器 作將會變為將該震盪器控制碼及該另1 震盪Ϊ二”1做—排序’並保留位於+間數值之該 數值之纖器控制 9、===圍第8項所述之數位遽波器，其中該 大數值排序至小數值及小數值排序至 10、如申請專利範圍第1項所述之數位舰器，其中該 全數位鎖相迴路係包含有： —相位/頻率偵測器’係用以分別量測該輪入端訊號 及及經由一除頻器除頻處理後所產生之訊號，當該 —訊號間有相位差/頻率差時，該相位/頻率彳貞測器 即會送出一另一訊號至該鎖相迴路控制器； S玄鎖相迴路控制器，係用以分別接收該相位/頻率價 測器及該數位濾波器’所傳來之該另一訊號及該平 均值，以分別產生該震盪器控制碼及該另一震盪器 控制碼； ° 該數位控制震盪器，係用以接收該鎖相迴路控制器 所傳來之該另-震盪器控制碼，以補償與該輸入端 訊號間之相位差及頻率差； 該除頻a m接收贿位㈣震盪韻傳來之 -訊號’並做除頻處理，以降低該訊號之頻率後， 再傳送至該相位/頻率偵測器。