CN106575966A - 用于锁相环的快速频率扼制和重新锁定技术 - Google Patents

用于锁相环的快速频率扼制和重新锁定技术 Download PDF

Info

Publication number
CN106575966A
CN106575966A CN201580045062.7A CN201580045062A CN106575966A CN 106575966 A CN106575966 A CN 106575966A CN 201580045062 A CN201580045062 A CN 201580045062A CN 106575966 A CN106575966 A CN 106575966A
Authority
CN
China
Prior art keywords
pll
operator scheme
dco
clock
docked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201580045062.7A
Other languages
English (en)
Inventor
I·A·高尔顿
M·佩德拉利-诺伊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN106575966A publication Critical patent/CN106575966A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/146—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by using digital means for generating the oscillator control signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本公开的某些方面支持一种用于在锁相环(PLL)装置中快速频率扼制和重新锁定的方法和设备。本公开的方面展示了一种用于操作在用于产生周期性信号的PLL装置的开环控制(OLC)模式中的方法和设备。在OLC模式期间，可以禁用与PLL装置的数字受控振荡器(DCO)接口的电路的钟控。可以通过输入至DCO中的数字控制字直接地控制由DCO所产生周期性信号相关联的PLL输出频率。

Description

用于锁相环的快速频率扼制和重新锁定技术
根据35 U.S.C.§.U要求优先权
本申请要求享有2014年12月11日提交的美国专利申请No.14/566,859的权益，该申请要求享有2014年8月24日提交的主题名称为“Fast Frequency Throttling and Re-Locking Technique for Phase-Locked Loops”的美国临时专利申请No.62/042,646的权益，上述申请在此通过全文引用的方式并入本文。
技术领域
本公开的某些方面总体涉及电子电路，并且更特别地涉及一种用于在各种电子应用和设备中使用的锁相环(PLL)装置的快速频率扼制(throttling)和重新锁定(re-clock)的方法和设备。
背景技术
锁相环(PLL)是产生其相位与输入信号相位相关联的输出信号的电子系统或装置。PLL装置用在各种电子应用中，包括但不限于计算机和通信(例如无线通信)。PLL用于产生输入频率的多倍或多个分数倍的稳定频率，其可以利用作为诸如微处理器之类的数字电路中的时钟频率。
发明内容
本公开的某些方面提供了一种用于操作用于产生周期性信号的锁相环(PLL)装置的方法。该方法通常包括：在PLL装置的第一操作模式中将与周期性信号相关联的PLL输出频率锁定至目标值，将PLL装置的操作从第一操作模式切换至第二操作模式，从而将PLL装置的状态保持在第一操作模式，在第二操作模式期间禁用与PLL装置的数字受控振荡器(DCO)对接的电路装置的操作，在第二操作模式期间通过输入至DCO中的数字控制字而控制与由DCO直接产生的周期性信号相关联的PLL输出频率，以及将PLL装置的操作从第二操作模式切换回至第一操作模式，其中恢复PLL装置的所保持的状态并且将PLL输出频率锁定至目标值。
本公开的某些方面提供了一种用于操作用于产生周期性信号的锁相环(PLL)装置的设备。该设备通常包括处理系统，其被配置用于在PLL装置的第一操作模式中将与周期性信号相关联的PLL输出频率锁定至目标值，将PLL装置的操作从第一操作模式切换至第二操作模式，从而将PLL装置的操作状态保持在第一操作模式，在第二操作模式期间禁用与PLL装置的数字受控振荡器(DCO)对接的电路的操作，在第二操作模式期间通过输入至DCO中的数字控制字而控制与由DCO直接地产生的周期性信号相关联的PLL输出频率，以及将PLL装置的操作从第二操作模式切换回至第一操作模式，其中恢复PLL装置的所保持状态并且将PLL输出频率锁定至目标值，以及耦合至处理系统的存储器。
本公开的某些方面提供了一种用于操作用于产生周期性信号的锁相环(PLL)装置的设备。该设备通常包括，用于在PLL装置的第一操作模式中将与周期性信号相关联的PLL输出频率锁定至目标值的装置，用于将PLL装置的操作从第一操作模式切换至第二操作模式从而将PLL装置的状态保持在第一操作模式的装置，用于在第二操作模式期间禁用与PLL装置的数字受控振荡器(DCO)对接的电路的操作的装置，用于在第二操作模式期间通过输入至DCO中的数字控制字而控制与由DCO直接产生的周期性信号相关联的PLL输出频率的装置，以及用于将PLL装置的操作从第二操作模式切换回至第一操作模式的装置，其中恢复PLL装置的所保持的状态并且将PLL输出频率锁定至目标值。
本公开的某些方面提供了一种计算机可读介质，具有存储在其上的由计算机可执行的指令。指令通常能够用于：在锁相环(PLL)装置的第一操作模式中将与周期性信号相关联的PLL输出频率锁定至目标值，将PLL装置的操作从第一操作模式切换至第二操作模式以使得将PLL装置的状态保持在第一操作模式，在第二操作模式期间禁用与PLL装置的数字受控振荡器(DCO)对接的电路的操作，在第二操作模式期间通过输入至DCO中的数字控制字而控制与由DCO直接地产生的周期性信号相关联的PLL输出频率，以及将PLL装置的操作从第二操作模式切换回至第一操作模式，其中恢复PLL装置的所保持状态并且将PLL输出频率锁定至目标值。
附图说明
因此可以通过参考其中一些示出在附图中的方面而以可以详细理解本公开的上述特征的方式而得到更特别的如上简要概述的说明。然而应该注意的是，附图仅示出了本公开的某些典型方面并且因此不应视作限制其范围，因为说明书可以承认其他等同有效的方面。
图1示出了根据本公开的某些方面的基于频率至数字转换器的锁相环(FDC-PLL)的示例性高层级框图。
图2示出了根据本公开某些方面的在追踪模式期间FDC-PLL的示例性框图。
图3示出了根据本公开的某些方面的在开环控制模式期间FDC-PLL的示例性框图。
图4示出了根据本公开的某些方面的用于操作在FDC-PLL的开环控制(OLC)模式的示例性操作的流程图。
图4A示出了能够执行图4中所示操作的示例性装置。
具体实施方式
下文中参照附图更全面描述本公开的各个方面。然而，本公开可以以许多不同的方式具体化并且不应构造为限定于本公开全文中所展示的任何具体结构或功能。相反地，提供这些方面以使得本公开将全面和完整，并且将向本领域技术人员完全传达本公开的范围。基于在此的教导，本领域技术人员应该知晓，本公开的范围意在覆盖在此所公开的本公开的任何方面，不论单独地或者与本公开任何其他方面组合地而实施。例如，可以使用在此所述的任意数目方面而实施设备或者实践方法。此外，本公开的范围意在覆盖使用除了在此所述本公开各个方面或者之外的其他结构、功能或结构与功能而实施的该设备或方法。应该理解的实可以由权利要求的一个或多个要素具体化在此所公开的本公开的任何方面。
词语“示例性”在此用于意味着“用作示例、实例或说明”。在此描述作为“示例性”的任何方面不必构造为在其他方面之上是优选的或有利的。
尽管在此描述了特定方面，这些方面的许多变化和改变落入本公开的范围内。尽管提到了优选方面的一些益处和优点，本公开的范围并非意在限定于特定益处、用途或目标。相反，本公开的方面意在广泛地可应用于不同技术、系统配置、网络和协议，其中一些借由附图中示例的方式并且在优选方面的以下说明书中示出。详细说明书和附图仅是本公开的示意说明而非限制，本公开的范围由所附权利要求及其等价形式而限定。
基于频率至数字转换器的锁相环的操作模式
取决于诸如计算负载之类的因素，由微处理器汲取的电流倾向于随着时间高度地可变。因此，电源电流涌浪有时出现，使得微处理器地电源电压有时瞬时垂降。如果当电压垂降发生时微处理器正被锁定在其最大速率下，希望快速地减小其时钟速率以避免定时故障。接着，当电压返回至正常时，希望快速地返回至原始时钟速率以实现最大的微处理器吞吐量。此外，当返回至原始时钟速率时，优选的是不发生时钟速率过冲或者否则可能发生定时故障。不幸地，这些电源电压垂降事件通常是非常快速的，并且产生微处理器时钟信号的锁相环(PLL)可以具有远远太低的带宽，以至于无法允许如上所述的快速频率扼制类型。
在本公开中展示的方法和设备提供了对于该问题的解决方案。根据本公开的某些方面，所展示的技术可以适用于基于频率至数字转换器的PLL(FDC-PLL)装置，具有图1中所示的示例性框图100。在一个方面中，FDC-PLL 100可以例如用作用于20nm微处理器的时钟源。在本公开中所展示的创新性技术是FDC_PLL的模式(称作开环控制(OLC)模式)以及其相关联的控制逻辑和方法。
根据本公开的某些方面，可以在FDC-PLL已经进入追踪模式之后任意时刻进入OLC模式，也即在其已经锁定至给定频率之后的任意时刻。在本公开的一个方面中，当外部管脚被设置为高时可以进入OLC模式，并且当管脚被设置为低时可以退出。当进入OLC模式时，FDC-PLL可以立即脱离锁定，并且可以由外部地提供至FDC-PLL地数字控制字而控制其输出频率。在一个方面中，数字控制字可以直接地施加至FDC-PLL内的数字受控振荡器(DCO)。DCO通常具有非常宽的带宽，因此该方案可以允许非常快速地扼制频率。当退出OLC模式时，可以重新配置FDC-PLL以使其快速地(例如在毫秒内)返回至追踪模式，并且其输出频率返回至恰好在OLC模式之前所有的频率而并未过冲。
FDC-PLL操作
图1示出了根据本公开某些方面的其中可以实施本公开的一些方面的FDC-PLL的高层级框图的示例100。如图1中所示，FDC-PLL 100可以包括三个主要部件：Δ以Σ频率至数字转换器(FDC)102，数字回路控制器104，以及DCO 106。在本公开的一个方面中，数字回路控制器104是在参考信号108的每个上升边沿钟控的全数字组块。控制器104可以产生32位精细DCO控制序列110ffine[n]，以及9位粗略DCO控制序列112fcoarse[n]。两个序列可以在参考信号108的每个上升边沿上被锁存至DCO 106中。在本公开的一个方面中，Δ，ΣFDC102可以将参考信号108与DCO输出信号114进行比较，并且可以产生3位输出序列116。
根据本公开的某些方面，图1中示出的FDC-PLL 100可以具有四个操作模式：粗略频率获取(CFA)模式，精细频率获取(FFA)模式，追踪模式，以及开环控制(OLC)模式。只要复位FDC-PLL 100(只要其供电或者所需频率改变则应该发生)，在正常操作下其首先进入CFA模式，随后是FFA模式，并且接着是追踪模式。在CFA模式期间，可以调整fcoarse[n]以快速地将DCO频率回转置所需输出频率fref内，其中fref是参考频率(例如fref＝19.2MHz)。
在FFA模式期间，可以执行前景带宽校准并且可以调整ffine[n]以将PLL锁定至所需输出频率，在该点处PLL进入追踪模式。在本公开的一个方面中，可以在用户的请求之下进入OLC模式。在该模式中，DCO 106可以脱离锁相并且用户可以根据期望通过改变代码字118dext[n]而改变DCO 106的频率。OLC模式可以持续，直至由用户放弃DCO 106的控制并且重新建立追踪模式。在本公开的一个方面中，OLC模式的目的是允许采用快速转换(例如小于微秒)回追踪模式而数字地受控扼制输出频率。
Δ出频率FDC
根据本公开的某些方面，Δ面方面FDC 102可以用于除了OLC模式之外的所有模式。如图1中所示，FDC 102可以包括相位频率检测器(PFD)120，电荷泵(图1中示出为PFD120的一部分)，5级模数转换器(ADC)122，2-z-1组块124，以及多模数除法器126。在本公开的一个方面中，FDC输出116y[n]是具有与参考频率fref相同的样本率的5级数字序列。
对于本公开的某些方面，FDC输出y[n]可以表示作为两项之和。一个项可以与Nfref减去在参考时段期间DCO 106的平均频率成比例，其中N是由用户选择的频率控制字的整数部分。另一项表示二阶高通定形的量子化噪声，等同于具有(1－Z-1)2的噪声传递函数的二阶Δ噪声调制器。因此，Δ制器。因此，的二阶制可以有效地测量每个参考时段期间DCO 106的平均频率并且引入二阶高通频谱定形的量子化噪声。
在FFA模式和追踪模式期间，数字回路控制器104可以执行量子化噪声的低通滤波，并且调节DCO频率以便于清零(null)代码字128，y[n]+α。这可以促使平均DCO频率至(N+α)*fref，其中α是由用户选择的频率控制字的分数部分，具有在-1/2和1/2之间的值。
PFD和电荷泵120可以类似于传统的模拟PLL，但是不同于传统的模拟PLL，FDC-PLL100的传递函数可以独立于电荷泵电流以及由电荷泵120所驱动的电容器130而被选择。因此，电荷泵电流和电容可以远远小于可比较的模拟PLL的那些电荷泵电流和电容。
在本公开的一个方面中，5级ADC 122可以是由将跨电容器130的电压与具有Δ伏额定相邻间距的四个参考电压比较的四个比较器构成的快闪(flash)ADC。ADC 122可以在电荷泵电流源关断并且已经被设置为零之后、但是恰好在下一个参考时段之前取样其每个参考时段的输入。在本公开的一个方面中，2－Z-1组块124计算每个参考时段：
v[n]＝2y[n]-y[n-1], (1)
只要y[n]是可用的并且更新除法器模数126，从而从最近的除法器边沿的时间算起N-v[n]个DCO时段而发生下一个除法器边沿。
追踪模式
图2示出了根据本公开的某些方面的在追踪模式期间FDC-PLL的高层架构的示例200。在该模式中，FDC-PLL包括Δ括Δ-PLL例的某些，被配置用于追踪模式的数字回路控制器组块204，以及DCO206。应该注意，在追踪模式期间并未钟控粗略频率获取(CFA)累加器208，并且其保持在当进入追踪模式时其拥有的值。此外，可以假设在追踪模式期间代码字210的值dext[n]并未改变。在本公开的一个方面中，图2中标注1/(1-z-1)的累加组块与图1中标注为“标注为和TM累加”的组块132(也即精细频率获取和追踪模式累加器)相同。
在追踪模式期间，FDC-PLL 200可以包括四个追踪回路：Δ以包括四个追，DCO控制回路，DCO漂移补偿器，以及背景带宽校准回路(也即由背景带宽校准组块214所执行)。Δ执行)。Δ以和DCO控制回路可以一起实施FDC-PLL 200的锁相功能。根据本公开的某些方面，DCO漂移补偿器216可以对于DCO中心频率漂移进行调整，并且背景带宽校准回路可以适应性地调整DCO控制回路的开环增益，以补偿回路增益变化(其主要源自DCO增益可变性)。
如图2中所示，FDC-PLL 200也可以包括量化了去往DCO 206的输入控制字的一阶数字Δ输入调制器218。在本公开的方面中，调制器218的目的是简化DCO设计。尽管调制器218可以将具有可比较功率的量子化噪声添加至由Δ以将具有可比较功率的引入的噪声，噪声在表示可接受的权衡的FDC-PLL的目标规范内。
开环控制模式
图3示出了根据本公开某些方面的如在开环控制模式期间配置的FDC-PLL的示例300。在该配置中，FDC-PLL 300并未相位锁定，并且用户可以根据期望通过改变代码字308dext[n]而改变DCO 306的频率。在本公开的一个方面中，在开环控制模式期间并未钟控在图3中数字回路控制器组块304中未示出的来自图1的数字回路控制器组块104中的组块。
在本公开的一个方面中，当用户将FDC-PLL的enter_OL_mode管脚设置为高时，可以进入开环控制模式。应该知晓，用户将仅在追踪模式期间如此行事，但是不论模式而都可以允许它以促进调试排错。
当初始化开环控制模式时，Δ环控制模式时，Δ期间内电荷泵和PFD被禁用，并且暂停图2中所示数字回路控制器组块内的数据路径部件和5级ADC的钟控。从该时间点直至用户请求通过设置enter_OLC_mode管脚为低而终止开环控制模式，用户经由代码字308dext[n]在FDC-PLL外部控制DCO频率。
当用户将enter_OLC_mode管脚设置为低时，Δ脚设置为低时，Δ_m内的电荷泵和PFD可以使能，并且可以开始Δ以使能，并且可以开始的5级ADC的钟控。一旦开环控制模式终止，用户预期返回dext[n]至其在进入开环控制模式之前具有的值(尽管这并未由FDC-PLL实施)。不论FDC-PLL是否在其进入开环控制模式时刻处于追踪模式，数字回路控制器组块都可以被配置用于对该时刻的模式进行追踪(例如如图2中框图200)。然而，在本公开的一个方面中，可以不开始其数据路径部件的钟控，直至5级ADC的输出以三个连续参考时段保持在范围{-1,0,1}中。该条件指示Δ。该条件指已经建立了相位锁定。一旦检测到该条件，可以重启数字回路控制器组块中追踪模式数据路径部件的钟控，并且FDC PLL可以进入如上所述的追踪模式。
在本公开的方面中，当垂降事件终止时，可以允许Δ，当垂降事件终止时，重新锁定而不影响DCO 306。一旦Δ一旦Δ306响止时，重新锁定，可以解冻数字回路控制器304。在本公开的一个方面中，仅在垂降事件期间DCO频率漂移的情形下，可以发生重新锁定瞬变。
图4是根据本公开某些方面的用于操作用于产生周期性信号的锁相环(PLL)装置的示例性操作400的流程图。可以在硬件中执行操作400，硬件例如是来自图3的示例性FDC-PLL装置300的部件。在本公开的一个方面中，可以至少部分地由图3中所示数字回路控制器304的模式控制状态机310(也即处理系统)执行操作400。
操作400可以开始于在402处，在PLL装置的第一操作模式(例如追踪模式)中，将与周期性信号相关联的PLL输出频率锁定至目标值。在404处，PLL装置的操作可以从第一操作模式切换至第二操作模式(例如OLC模式)，从而保持了PLL装置在第一操作模式中的状态。在406处，在第二操作模式期间，与PLL装置的DCO(例如DCO 306)对接的电路装置(例如来自图3的FDC 302和数字回路控制器304)的操作可以被禁用。在408处，在第二操作模式期间，可以通过输入至DCO中的数字控制字(例如来自图3的数字控制字308)直接地控制与由DCO所产生周期性信号相关联的PLL输出频率。在410处，PLL装置的操作可以从第二操作模式切换回至第一操作模式，其中恢复了PLL装置的保存状态，并且将PLL输出频率锁定至目标值。
根据本公开的一些方面，禁用PLL装置的电路装置的操作可以包括禁用经由数字回路控制器(例如数字回路控制器304)与DCO对接的ΔΔO频率至数字转换器(FDC)(例如FDC 302)的钟控，以及禁用与DCO对接的数字回路控制器的钟控。在一个方面中，禁用Δ用方面路控制的钟控可以包括禁用电荷泵和相位频率检测器(PFD)，以及暂停与电荷泵和PFD对接的模数转换器的钟控。在一个方面中，禁用数字回路控制器的钟控可以包括暂停与DCO对接的数据路径部件的钟控。
在本公开的一个方面，禁用PLL装置的电路装置的操作可以包括禁用经由数字回路控制器与DCO对接的时间至数字转换器的钟控。在一个方面中，禁用PLL装置的电路装置的操作可以包括禁用经由数字回路控制器与DCO对接的相位至数字转换器的钟控。
在本公开的一些方面中，如上所述，可以基于在PLL装置的第一操作模式期间将PLL装置的外部管脚设置至所定义值来实现将PLL装置的操作切换至第二操作模式。在一个方面中，如上所述，可以通过将PLL装置的外部管脚设置至所限定的值而实现终止第二操作模式。
根据本公开的一些方面，将PLL装置的操作从第二操作模式切换回至第一操作模式可以包括在将PLL装置的外部管脚设置至所限定的值之后使能电路的钟控。在一个方面中，使能电路装置的钟控可以包括使能经由数字回路控制器(例如数字回路控制器304)与DCO对接的ΔΔO频率至数字转换器(FDC)(例如FDC 302)的电荷泵和相位频率检测器(PFD)，以及开始与电荷泵对接的模数转换器、PFD和数字回路控制器的钟控。
根据本公开的一些方面，将PLL装置的操作从第二操作模式切换至第一操作模式可以包括将数字控制字设置为其在PLL装置操作从第一操作模式切换至第二操作模式之前具有的值。此外，PLL装置的操作从第二操作模式切换回至第一操作模式可以包括一旦与数字回路控制器对接的模数转换器的输出在多个连续参考时段期间保持在所限定的范围中则开始与DCO对接的数字回路控制器的数据路径部件的钟控。
可以由能够执行对应功能的任何合适装置执行如上所述方法的各个操作。装置可以包括各种硬件和/或软件部件和/或模块，包括但不限于电路、专用集成电路(ASIC)或处理器。通常，其中在图中示出了操作，那些操作可以具有与类似编号对应的配对物的装置加功能的部件。例如，图4中所示的操作400对应于图4A中所示的装置400A。
如在此所使用的，涉及项目列表的“至少一个”的短语涉及那些项目的任意组合，包括单个组件。作为示例，“短、b或c的至少一个”意在覆盖：a，b，c，a-b，a-c，b-c，和a-b-c。
结合本公开所述的各个示意性逻辑方块、模块和电路可以采用设计用于执行在此所述功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件(PLD)、分立门或晶体管逻辑、分立硬件部件、或者其任意组合而实施或执行。通用处理器可以是微处理器，但是在备选例中，处理器可以是任何商业可获得的处理器、控制器、微控制器或状态机。处理器也可以实施作为计算装置的组合，例如DSP与微处理器的组合，多个微处理器，与DSP内核结合的一个或多个微处理器，或者任何其他这种配置。
结合本公开所述的方法或算法的步骤可以直接地具体化在硬件中，在由处理器执行的软件模块中，或者两者的组合中。软件模块可以驻留在本领域已知的任何形式存储介质中。可以使用的存储介质的一些示例包括随机访问存储器(RAM)、只读存储器(ROM)、快闪存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移除盘、CD-ROM等等。软件模块可以包括单个指令、或许多指令，并且可以分布在数个不同代码段之上、在不同程序之中、以及跨多个存储介质。存储介质可以耦合至处理器以使得处理器可以从存储介质读取信息并且向其写入信息。在备选例中，存储介质可以集成至处理器。
在此公开的方法包括用于实现所述方法的一个或多个步骤或动作。方法步骤和/或动作可以相互交换而不脱离权利要求的范围。换言之，除非规定了步骤或动作的具体顺序，可以修改具体步骤和/或动作的顺序和/或使用而并未脱离权利要求的范围。
所述功能可以实施在硬件、软件、固件或者其任意组合中。如果实施在硬件中，示例性硬件配置可以包括在无线节点中的处理系统。处理系统可以采用总线架构实施。总线取决于处理系统的具体应用和总体设计约束而可以包括任意数目的互连的总线和电桥。总线可以将包括处理器的各种电路、机器可读介质和总线接口链接在一起。除了别的之外，总线接口可以用于经由总线将网络适配器连接至处理系统。网络适配器可以用于实施PHY层级的信号处理功能。在用户终端的情形中，用户接口(例如键盘、显示器、鼠标、操纵杆等)也可以连接至总线。总线也可以链接各种其他电路诸如时钟源、外围装置、电压调节器、电源管理嗲路等等，这些是本领域广泛已知的并且因此将不再进一步描述。
处理器可以负责管理总线和普通处理，包括存储在机器可读介质上软件的执行。处理器可以采用一个或多个通用和/或专用处理器实施。示例包括微处理器、微控制器、DSP处理器、以及可以执行软件的其他电路。软件应该广义地构造为意味着指令、数据或其任意组合，不论是否涉及作为软件、固件、中间件、微代码、硬件描述语言、或其他的。机器可读介质借由示例的方式可以包括RAM(随机访问存储器)、快闪存储器、ROM(只读存储器)、PROM(可编程只读存储器)、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、寄存器、磁盘、光盘、硬盘驱动、或者任何其他合适的存储介质、或者其任意组合。机器可读介质可以具体化在计算机程序产品中。计算机程序产品可以包括封装材料。
在硬件实施方式中，机器可读介质可以是与处理器分立的处理系统的一部分。然而，如本领域技术人员容易知晓的，机器可读介质或者其任意部分可以在处理系统外部。借由示例的方式，机器可读介质可以包括传输线、由数据调制的载波、和/或与无线节点分离的计算机产品，所有这些可以由处理器通过总线接口访问。备选地或额外地，机器可读介质或者其任意部分可以集成至处理器中，诸如可以是具有高速缓存和/或通用寄存器文件的情形。
处理系统可以配置作为通用处理系统，具有提供处理器功能的一个或多个微处理器以及提供机器可读介质的至少一部分的外部存储器，所有这些通过外部总线架构与其他支持电路链接在一起。备选地，处理系统可以采用ASIC(专用集成电路)实施，具有处理器、总线接口、在访问终端的情形中的用户接口、支持电路、以及集成至单个芯片中的机器可读介质的至少一部分，或者具有一个或多个FPGAs(现场可编程门阵列)、PLDs(可编程逻辑器件)、控制器、状态机、门控逻辑、分立硬件部件、或者任何其他合适的电路、或者可以执行遍及本公开所述各种功能的电路的任意组合。本领域技术人员将认识到如何最佳地取决于特定应用以及对整体系统提出的总体设计约束而实施对于处理系统的所述功能。
机器可读介质可以包括许多软件模块。软件模块包括当由处理器执行时使得处理系统执行各种功能的指令。软件模块可以包括发送模块和接收模块。每个软件模块可以驻留在单个存储装置中或者分布跨多个存储装置。借由示例的方式，当发生触发事件时可以从硬盘将软件模块加载至RAM中。在软件模块的执行期间，处理器可以将一些指令加载至高速缓存中以提高访问速度。一个或多个高速缓存线可以随后载入通用寄存器文件中以由处理器执行。当涉及以下的软件模块的功能时，应该理解的是当执行来自该软件模块的指令时由处理器实施该功能。
如果实施在软件中，功能可以作为一个或多个指令或代码而存储在计算机可读介质上或者在其之上发送。计算机可读介质均包括计算机存储介质以及包括促进计算机程序从一处传输至另一处的任何介质的通信介质。存储介质可以是可以由计算机访问的任何可应用介质。借由示例而非限制的方式，该计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁性存储装置、或者可以用于以指令或数据结构形式承载或存储的并且可以由计算机可以访问的所需程序代码的任何其他介质。同样，任何连接恰当地称作计算机可读介质。例如，如果使用同轴电缆、光纤光缆、双绞线、数字订户线(DSL)、或诸如红外(IR)、无线电和微波的无线技术从网站、服务器或其他远程来源发送软件，则同轴电缆、光纤光缆、双绞线、DSL或诸如红外、无线电和微波的无线技术包括在介质的定义中。如在此使用的，盘和碟包括小型碟(CD)、激光碟、光碟、数字通用碟(DVD)、软盘、和碟，其中盘通常磁性地复制数据，而碟采用激光器光学地复制数据。因此，在一些方面中计算机可读介质可以包括非临时计算机可读介质(例如有形介质)。此外，对于其他方面，计算机可读介质可以包括临时计算机可读介质(例如信号)。以上的组合也应该包括在计算机可读介质的范围内。
因此，某些方面可以包括用于执行在此所述操作的计算机程序产品。例如，该计算机程序产品可以包括具有存储(和/或编码)在其上指令的计算机可读介质，指令由一个或多个处理器可执行以执行在此所述的操作。对于某些方面，计算机程序产品可以包括封装材料。
进一步，应该知晓的是在此所述用于执行方法和技术的模块和/或其他合适装置如可应用的可以由用户终端和/或基站下载和/或另外获得。例如，该装置可以耦合至服务器以促进用于执行在此所述方法的装置的传输。备选地，在此所述各个方法可以经由存储装置(例如RAM、ROM、物理存储介质诸如小型碟(CD)或软盘等)而提供，从而用户终端和/或基站可以一旦耦合或提供存储装置至装置而可以获得各种方法。此外，可以采用任何其他合适技术以用于向装置提供在此所述的方法和技术。
应该理解的是权利要求不限于如上所述的精确配置和部件。可以对如上所述的方法和设备的布置、操作和细节做出各种修改、改变和变更而并未脱离权利要求的范围。

Claims (30)

1.一种用于操作用于产生周期性信号的锁相环(PLL)装置的方法，包括：
在所述PLL装置的第一操作模式中，将与所述周期性信号相关联的PLL输出频率锁定至目标值；
将所述PLL装置的操作从所述第一操作模式切换至第二操作模式，从而保持所述PLL装置的在所述第一操作模式中的状态；
在所述第二操作模式期间，禁用与所述PLL装置的数字受控振荡器(DCO)对接的电路装置的操作；
在所述第二操作模式期间，通过输入至所述DCO中的数字控制字而直接控制与由DCO产生的所述周期性信号相关联的所述PLL输出频率；以及
将所述PLL装置的操作从所述第二操作模式切换回至所述第一操作模式，其中恢复所述PLL装置的被保持的状态并且将所述PLL输出频率锁定至所述目标值。
2.根据权利要求1所述的方法，其中，所述禁用所述PLL装置的所述电路装置的操作包括：
禁用经由数字回路控制器与所述DCO对接的Δ-Σ频率至数字转换器(FDC)的钟控；以及
禁用与所述DCO对接的所述数字回路控制器的钟控。
3.根据权利要求2所述的方法，其中，禁用所述Δ-ΣFDC的钟控包括：
禁用电荷泵和相位-频率检测器(PFD)；以及
暂停与所述电荷泵和所述PFD对接的模数转换器的钟控。
4.根据权利要求2所述的方法，其中，禁用所述数字回路控制器的钟控包括：
暂停与所述DCO对接的数据路径部件的钟控。
5.根据权利要求1所述的方法，其中，禁用所述PLL装置的所述电路装置的操作包括：
禁用经由数字回路控制器与所述DCO对接的时间至数字转换器的钟控。
6.根据权利要求1所述的方法，其中，禁用所述PLL装置的所述电路装置的操作包括：
禁用经由数字回路控制器与所述DCO对接的相位至数字转换器的钟控。
7.根据权利要求1所述的方法，进一步包括：
通过在所述PLL装置的所述第一操作模式期间将所述PLL装置的外部管脚设置至所限定的值而将所述PLL装置的操作切换至所述第二操作模式。
8.根据权利要求1所述的方法，进一步包括：
通过将所述PLL装置的外部管脚设置至所限定的值而终止所述第二操作模式。
9.根据权利要求1所述的方法，其中，所述将PLL装置的操作从所述第二操作模式切换回至所述第一操作模式包括：
在将所述PLL装置的外部管脚设置至所限定的值之后使能所述电路装置的钟控。
10.根据权利要求9所述的方法，其中，使能所述电路装置的钟控包括：
使能经由数字回路控制器与所述DCO对接的ΔΔO频率至数字转换器(FDC)的电荷泵和相位-频率检测器(PFD)；以及
开始与所述电荷泵、所述PFD和所述数字回路控制器对接的模数转换器的钟控。
11.根据权利要求1所述的方法，其中，将所述PLL装置的操作从所述第二操作模式切换回至所述第一操作模式包括：
将所述数字控制字设置至在所述PLL装置从所述第一操作模式到所述第二操作模式的切换操作之前具有的值。
12.根据权利要求1所述的方法，其中，将所述PLL装置的操作从所述第二操作模式切换回至所述第一操作模式包括：
一旦与数字回路控制器对接的模数转换器的输出在多个连续参考时段期间被保持在所限定的范围中，则开始对所述数字回路控制器的数据路径部件进行钟控，所述数字回路控制器与所述DCO对接。
13.一种用于操作用于产生周期性信号的锁相环(PLL)装置的设备，包括：
处理系统，被配置用于
在所述PLL装置的第一操作模式中，将与所述周期性信号相关联的PLL输出频率锁定至目标值，
将所述PLL装置的操作从所述第一操作模式切换至第二操作模式，从而保持所述PLL装置的在所述第一操作模式中的状态，
在所述第二操作模式期间，禁用与所述PLL装置的数字受控振荡器(DCO)对接的电路装置的操作，
在所述第二操作模式期间，通过输入至所述DCO中的数字控制字而直接控制与由所述DCO产生的所述周期性信号相关联的所述PLL输出频率，以及
将所述PLL装置的操作从所述第二操作模式切换回至所述第一操作模式，其中恢复所述PLL装置的所保持的状态并且将所述PLL输出频率锁定至所述目标值；以及
存储器，耦合至所述处理系统。
14.根据权利要求13所述的设备，其中，所述处理系统被进一步配置为：
禁用经由数字回路控制器与所述DCO对接的Δ-Σ频率至数字转换器(FDC)的钟控；以及
禁用与所述DCO对接的所述数字回路控制器的钟控。
15.根据权利要求14所述的设备，其中，所述处理系统被进一步配置为：
禁用所述Δ-ΣFDC的电荷泵和相位-频率检测器(PFD)；以及
暂停与所述电荷泵和所述PFD对接的模数转换器的钟控。
16.根据权利要求14所述的设备，其中，所述处理系统被进一步配置为：
暂停与所述DCO对接的所述数字回路控制器的数据路径部件的钟控。
17.根据权利要求13所述的设备，其中，所述处理系统被进一步配置为：
基于在所述PLL装置的所述第一操作模式期间将所述PLL装置的外部管脚设置至所限定的值，将所述PLL装置的操作切换至所述第二操作模式。
18.根据权利要求13所述的设备，其中，所述处理系统被进一步配置为：
基于将所述PLL装置的外部管脚设置至所限定的值而终止所述第二操作模式。
19.根据权利要求13所述的设备，其中，所述处理系统被进一步配置为：
在将所述PLL装置的外部管脚设置至所限定的值之后，使能所述电路装置的钟控。
20.根据权利要求13所述的设备，其中，所述处理系统被进一步配置为：
一旦与数字回路控制器对接的模数转换器的输出在多个连续参考时段期间被保持在所限定的范围中，则开始对所述数字回路控制器的数据路径部件进行钟控，所述数字回路控制器与所述DCO对接。
21.根据权利要求13所述的设备，其中，所述PLL装置被配置作为基于高频频率至数字转换器的锁相环(HF FDC-PLL)装置。
22.一种用于操作用于产生周期性信号的锁相环(PLL)装置的设备，包括：
用于在所述PLL装置的第一操作模式中将与所述周期性信号相关联的PLL输出频率锁定至目标值的装置；
用于将所述PLL装置的操作从所述第一操作模式切换至第二操作模式从而保持所述PLL装置的在所述第一操作模式中的状态的装置；
用于在所述第二操作模式期间禁用与所述PLL装置的数字受控振荡器(DCO)对接的电路装置的操作的装置；
用于在所述第二操作模式期间通过输入至所述DCO中的数字控制字而直接控制与由所述DCO所产生的所述周期性信号相关联的所述PLL频率的装置；以及
用于将所述PLL装置的操作从所述第二操作模式切换回至所述第一操作模式的装置，其中恢复所述PLL装置的被保持的状态，并且将所述PLL输出频率锁定至所述目标值。
23.根据权利要求22所述的设备，进一步包括：
用于禁用经由数字回路控制器与所述DCO对接的Δ-Σ频率至数字转换器(FDC)的钟控的装置；以及
用于禁用与所述DCO对接的所述数字回路控制器的钟控的装置。
24.根据权利要求23所述的设备，进一步包括：
用于禁用所述Δ-ΣFDC的电荷泵和相位-频率检测器(PFD)的装置；以及
用于暂停与所述电荷泵和所述PFD对接的模数转换器的钟控的装置。
25.根据权利要求23所述的设备，进一步包括：
用于暂停与所述DCO对接的所述数字回路控制器的数据路径部件的钟控的装置。
26.根据权利要求22所述的设备，进一步包括：
用于在所述PLL装置的第一操作模式期间基于将所述PLL装置的外部管脚设置至所限定的值而将所述PLL装置的操作切换至所述第二操作模式的装置。
27.根据权利要求22所述的设备，进一步包括：
用于基于将所述PLL装置的外部管脚设置至所限定的值而终止所述第二操作模式的装置。
28.根据权利要求22所述的设备，进一步包括：
用于在将所述PLL装置的外部管脚设置至所限定的值之后使能所述电路装置的钟控的装置。
29.根据权利要求22所述的设备，进一步包括：
用于一旦与数字回路控制器对接的模数转换器的输出在多个连续参考时段期间保持在所限定的范围中则开始对与所述DCO对接的所述数字回路控制器的数据路径部件进行钟控的装置。
30.一种具有存储在其上的由计算机可执行的指令的计算机可读介质，用于：
在用于产生周期性信号的锁相环(PLL)装置的第一操作模式中，将与所述周期性信号相关联的PLL输出频率锁定至目标值；
将所述PLL装置的操作从所述第一操作模式切换至第二操作模式，从而保持所述PLL装置的在所述第一操作模式中的状态；
在所述第二操作模式期间，禁用与所述PLL装置的数字受控(DCO)对接的电路装置的操作；
在所述第二操作模式期间，通过输入至所述DCO中的数字控制字而直接控制与由所述DCO产生的周期性信号相关联的所述PLL输出频率；以及
将所述PLL装置的操作从所述第二操作模式切换回至所述第一操作模式，其中恢复所述PLL装置的被保持的状态并且将所述PLL输出频率锁定至所述目标值。
CN201580045062.7A 2014-08-27 2015-07-28 用于锁相环的快速频率扼制和重新锁定技术 Pending CN106575966A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201462042646P 2014-08-27 2014-08-27
US62/042,646 2014-08-27
US14/566,859 2014-12-11
US14/566,859 US9602113B2 (en) 2014-08-27 2014-12-11 Fast frequency throttling and re-locking technique for phase-locked loops
PCT/US2015/042452 WO2016032667A1 (en) 2014-08-27 2015-07-28 Fast frequency throttling and re-locking technique for phase-locked loops

Publications (1)

Publication Number Publication Date
CN106575966A true CN106575966A (zh) 2017-04-19

Family

ID=53794524

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580045062.7A Pending CN106575966A (zh) 2014-08-27 2015-07-28 用于锁相环的快速频率扼制和重新锁定技术

Country Status (4)

Country Link
US (1) US9602113B2 (zh)
EP (1) EP3186891A1 (zh)
CN (1) CN106575966A (zh)
WO (1) WO2016032667A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108562286A (zh) * 2018-06-13 2018-09-21 中国兵器工业集团第二四研究所苏州研发中心 可重构的mems陀螺数字测控系统中数字锁相环电路

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9461657B2 (en) * 2014-08-27 2016-10-04 Qualcomm Incorporated Foreground and background bandwidth calibration techniques for phase-locked loops
US9806725B2 (en) * 2015-08-26 2017-10-31 Mediatek Inc. Phase lock loop
US10158366B2 (en) * 2016-02-24 2018-12-18 The Regents Of The University Of California Digital fractional-N PLL based upon ring oscillator delta-sigma frequency conversion
US10615808B1 (en) 2018-09-14 2020-04-07 Qualcomm Incorporated Frequency synthesis with accelerated locking
US10374651B1 (en) * 2018-09-29 2019-08-06 Qualcomm Incorporated Systems and methods of relocking for locked loops
US10727844B1 (en) 2019-05-31 2020-07-28 Silicon Laboratories Inc. Reference clock frequency change handling in a phase-locked loop
US10693475B1 (en) * 2019-05-31 2020-06-23 Silicon Laboratories Inc. Gradual frequency transition with a frequency step
US10707877B1 (en) * 2019-06-27 2020-07-07 Intel Corporation Method and apparatus for switched adaptive clocking
CN110784216B (zh) * 2019-09-18 2023-09-26 浙江赛思电子科技有限公司 一种提升时钟服务器保持性能的方法和系统
US10784874B1 (en) * 2020-02-05 2020-09-22 Intel Corporation All-digital voltage monitor (ADVM) with single-cycle latency
US11588489B1 (en) 2021-10-06 2023-02-21 Shaoxing Yuanfang Semiconductor Co., Ltd. Obtaining lock in a phase-locked loop (PLL) upon being out of phase-lock
US11923864B2 (en) 2021-10-18 2024-03-05 Shaoxing Yuanfang Semiconductor Co., Ltd. Fast switching of output frequency of a phase locked loop (PLL)
US11967965B2 (en) 2021-11-03 2024-04-23 Shaoxing Yuanfang Semiconductor Co., Ltd. Generating divided signals from phase-locked loop (PLL) output when reference clock is unavailable

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1534872A (zh) * 2003-02-25 2004-10-06 Lg电子株式会社 锁相环路电路和使用方法
CN101411068A (zh) * 2006-03-31 2009-04-15 日本电波工业株式会社 Pll装置
CN102714500A (zh) * 2010-01-13 2012-10-03 古野电气株式会社 基准频率产生装置
US20130222016A1 (en) * 2012-02-23 2013-08-29 Asahi Kasei Microdevices Corporation Digital PLL Circuit and Clock Generator

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996028890A1 (en) 1995-03-16 1996-09-19 Qualcomm Incorporated Direct digital synthesizer driven pll frequency synthesizer with clean-up pll
US6762629B2 (en) 2002-07-26 2004-07-13 Intel Corporation VCC adaptive dynamically variable frequency clock system for high performance low power microprocessors
US7436227B2 (en) * 2003-05-02 2008-10-14 Silicon Laboratories Inc. Dual loop architecture useful for a programmable clock source and clock multiplier applications
US7711966B2 (en) 2004-08-31 2010-05-04 Qualcomm Incorporated Dynamic clock frequency adjustment based on processor load
US7863952B2 (en) 2008-01-31 2011-01-04 International Business Machines Corporation Method and circuit for controlling clock frequency of an electronic circuit with noise mitigation
JP5668082B2 (ja) * 2011-01-26 2015-02-12 ルネサスエレクトロニクス株式会社 半導体装置
WO2013141863A1 (en) 2012-03-22 2013-09-26 Lotfy Amr M Apparatus and system for digitally controlled oscillator
US9160415B2 (en) * 2012-05-01 2015-10-13 Broadcom Corporation Open-loop frequency lock methods for fast boot-up time
US8604852B1 (en) 2012-09-11 2013-12-10 Oracle International Corporation Noise suppression using an asymmetric frequency-locked loop

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1534872A (zh) * 2003-02-25 2004-10-06 Lg电子株式会社 锁相环路电路和使用方法
CN101411068A (zh) * 2006-03-31 2009-04-15 日本电波工业株式会社 Pll装置
CN102714500A (zh) * 2010-01-13 2012-10-03 古野电气株式会社 基准频率产生装置
US20130222016A1 (en) * 2012-02-23 2013-08-29 Asahi Kasei Microdevices Corporation Digital PLL Circuit and Clock Generator

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IAN GALTON ET AL.: "Delta-Sigma FDC Based Fractional- PLLs", 《IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108562286A (zh) * 2018-06-13 2018-09-21 中国兵器工业集团第二四研究所苏州研发中心 可重构的mems陀螺数字测控系统中数字锁相环电路
CN108562286B (zh) * 2018-06-13 2024-02-23 中国兵器工业集团第二一四研究所苏州研发中心 可重构的mems陀螺数字测控系统中数字锁相环电路

Also Published As

Publication number Publication date
US9602113B2 (en) 2017-03-21
WO2016032667A1 (en) 2016-03-03
EP3186891A1 (en) 2017-07-05
US20160065224A1 (en) 2016-03-03

Similar Documents

Publication Publication Date Title
CN106575966A (zh) 用于锁相环的快速频率扼制和重新锁定技术
US10594326B2 (en) Compensation for digitally controlled oscillator apparatus and method
US9007105B2 (en) Hitless switching phase-locked loop
CN103684436B (zh) 锁相环电路和使用锁相环来生成时钟信号的方法
US8836389B2 (en) Apparatus, system, and method for controlling temperature and power supply voltage drift in a digital phase locked loop
US9564908B2 (en) Digital phase-locked loop and method of operating the same
CN101878594B (zh) 基于分数输入和输出相位而操作的数字锁相环
CN105264334B (zh) 负载循环陀螺仪
EP3440774B1 (en) Digital fractional-n multiplying injection locked oscillator
US7728631B2 (en) Phase frequency detector with pulse width control circuitry
US8643414B1 (en) Fast locking phase-locked loop
US8901975B2 (en) Digital PLL with dynamic loop gain control
US11461504B2 (en) Apparatus for autonomous security and functional safety of clock and voltages including adjustment of a divider ratio
CN103947116A (zh) 用于恢复阵发模式脉宽调制(pwm)和非归零(nrz)数据的装置和方法
US9979405B1 (en) Adaptively reconfigurable time-to-digital converter for digital phase-locked loops
US9413361B1 (en) Closed loop clock signal generator with multiple reference clocks
WO2012160105A1 (en) Apparatus for synchronizing a data handover between a first clock domain and a second clock domain
US20180159542A1 (en) Hitless re-arrangements in coupled digital phase-locked loops
CN104753525B (zh) 一种Bang-Bang数字锁相环快速锁定的方法
US20150200588A1 (en) Low-power, self-biasing-capable charge pump with current matching capabilities
US11558059B2 (en) Concept for a digital controlled loop and a digital loop filter
US20230388100A1 (en) Reference Clock Switching in Phase-Locked Loop Circuits
US20100017690A1 (en) Method and apparatus for low latency proportional path in a digitally controlled system
Mahima et al. Design and Verification of ADPLL for SERDES
KR20140136249A (ko) 분수 분주형 위상 고정 루프, 이를 포함하는 시스템 온 칩 및 전자 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170419

WD01 Invention patent application deemed withdrawn after publication