TWI359611B - Image sensor capable of reducing noises - Google Patents

Description

1359611 九、發明說明： 【發明所屬之技術領域】 本發明係指一種可降低雜訊之影像感測器，尤指-種藉由適當 地設置_雙取樣電路中提供料路節點電性連結的金屬連接 線’以阻擋光線照射在關聯雙取樣電路中電壓浮動之節點上，進 而避免雜訊產生之CMOS影像感測器。 【先前技術】 P遺著數位械、行動電鮮電子商品不斷的·與成長，消費 市場對影像_元件之f求亦持續的增加。—般*言目前常用 的影像感測树，包括了電触合制耕〈〇!—_ Device，CCD〉以及互補式金氧半導體影減測元件〈cm〇s Me S_r ’⑶〉社類。其巾，由於CMOS影像_元件具有低操 作電壓、低轉雜與高操作效率及其可根據需要進行隨機存取 咖〉等特性’再加上其可整合於目前解導體技術 來大量製造，因此受到極廣泛的應用。 請參考第1圖’第i圖為一習知CMOS影像感測器1〇之電路 示意圖。CMOS影像感測器1〇包含有一像素陣列1卜—關聯雙取 樣〈Correlation Double Sampling，CDS〉電路陣列 12、一列解碼 器13、-行解碼器14以及一類比至數位轉換器15。像素陣列^ 係=設置為矩陣形式之像素單元pil〜卩腦所組成其中每一像 素單元具有-感光區域以及一週邊電路區域（未綠式於第1圖 5 1359611 ·.中〉。感光11域可以感應人射絲，並累積人射光線所產生的光電 荷，而週邊電路則根據列解碼器13及行解碼器14所輸出之控制 訊號，依序輸域光區域所產生之光電荷。_雙取樣電路陣列 I2設置於像轉列11之下側’由獅雙取樣電路既丨〜⑼』 所組成，其中每-關聯雙取樣電路12〇耗接於像素陣列n之每一 行’用來接收像素陣列U之每一行所輸出的訊號。類比至數位轉 換器is設置於像素陣列u之侧邊，用來對關聯雙取樣電路12〇」 φ〜12G_n輸出的信號進行訊號處理，並轉換為數位形式之訊號。 如本領域具通常知識者所知，由於每一像素單元之週邊電路係 由電晶體所構成’而電晶體元件參_差異將導致每—像素單元 所輸出的光電荷訊號產生一固定圖像雜訊〈肠他触漏岭 因此’習知CMOS影像感測器—般會藉由關聯雙取樣電路陣列 |2、’對來自每-像素單元之資料信號〈即光電荷訊號〉 及重置信 號進，二次取樣’再藉由類比至數位轉換器15計算資料信號及重 置信號之差值，以避免雌生的影像狀由電晶體元件參數導致 的固定圖像雜訊。 明參考第2圖’第2圖為第丨圖中關聯雙取樣電路12()之示意 圖，聯雙取樣電路12G包含有—開關121、—取樣電容122及一 ，衝器123。開關121用來根據行解碼器14所輸出之控制訊號， 、接收像料列U之資料訊號或重置訊號。取樣電容122輕接 ;開關121 ’用來儲存透過_ 121所減之資料喊或重置訊 6 1359611 、號。緩衝器123減取樣電容122於—節點A，用來根據 器14所輸出之控制訊號，輸出節點八之電麗至類比至數位考 15 °因此，當關聯雙取樣電路12〇完成接收資料訊號或重置訊^ 後’將保持開關121為-關閉狀態，以使類比至數位轉換器= 依序讀取每一關聯雙取樣電路之取樣電容m所保持的電壓。 在此情形下，在類比至數位轉換器15尚未讀取電壓之前，關 馨聯雙取樣電路12〇所保持的電壓不能受到外來雜訊的干擾。然而， 當開關121在關閉狀態時，節點a可具有一電壓浮動（fl〇ating) 的性質’因此對於關聯雙取樣電路120的節點a來說，業界經常 以”浮接點”代表之。 然而，由於浮接點A很容易因光線照射而產生光電效應，造成 取樣電容122所保持的電壓產生改變，進而導致雜訊的產生。此 外，由於每一關聯雙取樣電路120於關聯雙取樣電路陣列12中的 • 位置不同，因此每一關聯雙取樣電路120受光線照射的角度及強 度也不同，導致所產生雜訊干擾的程度也不同。如此一來，關聯 雙取樣電路將無法有效的降低影像訊號雜訊，進而影響CMOS影 像感測器的效能。 在習知技術中，對於CMOS影像感測器的周邊電路，如關聯雙 取樣電路，一般以光阻或金屬塊〈MetalBlock〉方式來遮擋光線， 以減少光能量產生的雜訊對電路造成干擾。然而，光阻並無法完 -制 【發明内容】 因此，本發明之主要目的即在於提供一種可降低雜訊之影像感 測器。 本發明揭露-種可降低雜訊之影像感測器，該影像感測器包含 有像素陣列、-控制電路及一關聯雙取樣電路陣列。該關聯雙 取樣電路__概像轉列及該浦電狀間，由複數侧 聯雙取樣電料元所組成，該複數侧聯雙取樣電路單元之每一 關聯雙取樣單元包含有—絲板；—M0S元件形成於該石夕基 板上’該MQS元件連接至糊鍵雙取樣電路單元之__浮接點；以 及複數個金層’設置於該M〇s元件之上，用來提供關聯雙取 樣電路單元之躲連結，並朗來喊光_射該M〇s元件。 本發明另揭露一種用於一影像感測器之關聯雙取樣電路，包含 有一矽基板；一 MOS元件形成於該矽基板上，該M〇s元件連接 至該關鍵雙取樣電路單元之一浮接點；以及複數個金屬層設置於 該MOS元件之上’用來提供該關聯雙取樣電路單元之電性連結， 並且用來阻擋光線照射該MOS元件。 本發明另揭露一種用於一影像感測器之關聯雙取樣電路的佈 局方法’該佈局方法包含有形成一關聯雙取樣電路之一 M0S元件 於-石夕基板上’該MQS το件連接至軸觀取樣電路巾之一浮接 點；以及根據該關聯雙取樣電路於一關聯雙取樣電路陣列之位 置於複數個金屬層中形成複數個金屬連接線以阻撞光線照射 該MOS元件，並提傾襲雙轉魏之電性連結。 本發明另揭露-種可降低雜訊之影像感測^，包含有—像素陣 列、-控制電路錢-關聯雙取樣電路_。該_雙取樣電路 陣列搞接於該像素陣列及該控制電路之間，由複數個關聯雙取樣 電路單元所組成，該複數個關聯雙取樣電路單元至少包含有一第 一關聯雙取樣電路單元及一第二關聯雙取樣電路單元。該第一關 聯雙取樣電路單元包含有-第-石夕基板；一第一 M〇s元件形成於 该第一矽基板上’該MOS元件連接至該第一關鍵雙取樣電路單元 之一浮接點；以及第一複數個金屬層設置於該第一 M〇s元件之 上’用來挺供該第一雙取樣電路單元之電性連結，並且於該第一 MOS元件上形成一第一電路圖案，以阻擋光線照射該第一 M〇s 元件。該第二關聯雙取樣電路單元包含有一第二矽基板；一第二 MOS元件形成於該第二矽基板上，該M〇s元件連接至該第二關 鍵雙取樣電路單元之一浮接點；以及第二複數個金屬層設置於該 第一 MOS元件之上’用來提供該第二雙取樣電路單元之電性連 結，並且於該第一 MOS元件上形成一第二電路圖案，以阻擒光線 照射3亥第一 MOS元件。其中，該第一關聯雙取樣電路單元與該第 二關聯雙取樣電路單元係該關聯雙取樣電路陣列上兩鄰近之電路 1359611 單70 ’以及該第一電路圖案與該第二電路圖案不完全相同。 【實施方式】 請參考第3圖’第3圖為本發明一 CMOS影像感測器3〇之示 意圖。CMOS影像感測器30包含有一像素陣列31、一關聯雙取樣 〈CorrelationDouble Sampling ’ CDS〉電路陣列 32、一列解竭 33、一行解碼器34及一類比至數位轉換器35。其中像素陣列31、 列解碼器33、行解碼器34及類比至數位轉換器35與第1圖中 CMOS影像感測器1〇類似，不再贅述。關聯雙取樣電路陣列％ 設置於像素陣列11之下側，由關聯雙取樣電路η所 組成’每一關聯雙取樣電路之内部電路與第2圖所示之關聯雙取 樣電路120類似，亦不再贅述。由於每一關聯雙取樣電路32〇於 關聯雙取樣電路陣列32中的位置不同，因此每一關聯雙取樣電路 320受光線照射的角度及強度也不同，如第3圖之虛線箭頭所示。 一般來說，關聯雙取樣電路320具有許多電壓浮動的節點，如 第2圖中的浮接點A，因此當光線照射在浮接點八時，容易因光 電效應導致雜§fl的產生。此外，由於每一關聯雙取樣電路位置的 不同，其受光線照射的角度及強度亦不同，如此一來，因光電效 應所產生的雜訊對電路亦會造成不同程度的干擾。因此，本發明 係根據關聯雙取樣電路32〇—1〜320_n在關聯雙取樣電路陣列32 中的位置，對關聯雙取樣電路的實體佈局作適當的調整，以降低 CMOS影像感測器之影像的雜訊。 1359611 明參考第4圖，第4圖為本發明一佈局流程4〇之示意圖。佈 局流程40係用於CMOS影像感測器30之關聯雙取樣電路320 1 〜320一η中，其包含有下列步驟： 步驟400 :開始。 步驟410 :形成一關聯雙取樣電路之—M〇s元件於一矽基板 上。 步驟420 :根據該關聯雙取樣電路於—關聯雙取樣電路陣列之 位置，於複數個金屬層中形成複數個金屬連接線，以阻擋光線照 射該MOS元件’並提供該關聯雙取樣電路之電性連結。 步驟430 :結束。 根據佈局流程40 ’本發明於電路佈局時，首先於矽基板上形成 關聯雙取樣電路之MOS元件，其巾該MOS元件係連接至關聯雙 取樣電路中之-浮接點。接著，本發明根據每雙取樣電路 在關聯雙取樣電辦财之位置，於複數個金制巾形成複數個 金屬連接線，以阻擋光線照射在該M〇s元件所連接之浮接點上， 並提供該關職取樣電路之電性連結。難地，該M〇s元件可以 是關聯雙取樣電路單元之_取樣電容、—開關元件或者一緩衝器 之-組成元件（component)。也就是說，本發明係藉由適當地設 置關聯雙取樣電路中提供各電路節點電性連結的金屬連接線，以 阻擋光線照射在嶋雙取樣電路中電壓浮動的節點上，避免電路 因光電效應導致雜訊的產生。 11 1359611 舉例來說，請參考第5圖，第5圖為本發明實施例一關聯雙取 .路5〇之剖面示意圖^ _雙取樣電㈣較佳地係位於第3 圖中關聯雙取樣電路陣列32之右側〈如關聯雙取魏路320一n〉， /、匕3有石夕基板5卜一多晶石夕間極52及金屬層W及奶。石夕 基板51具有一摻雜區51〇。多晶石夕閘極％設置於石夕基板μ之穆 雜區1〇上’用來與石夕基板51形成關聯雙取樣電路50之- M〇s 猶金屬層M1及M2設置於多晶石夕閘極52之上，用來根據關 .φ聯雙取樣電路50於關聯雙取樣電路陣列之位置，形成金屬連接線 531 536’以阻擋光線照射在關聯雙取樣電路中電壓浮動的節點 上，並提供關聯雙取樣電路5〇之電性連結。在本實施例中，由於 關聯雙取樣電路50係位於關聯雙取樣電路陣列32之右側，如第3 圖所示’光線將由關聯雙取樣電路5〇之左斜方入射，因此本發明 可將金屬層M2之金屬連接線533向左侧作—適#的平移，以Χ有 效遮擔光線照射在MOS元件〈亦即多晶石夕間極52〉上，進而避 免電路產生雜訊。較佳地，本發明可於電路佈局時，藉由程式計 算光線人射角度等方式，計算出金屬連接線533所需調整的距離。 值得注意的是，在本實施例中平移金屬層Μ2之金屬連接線533 僅用來作為一舉例說明，本發明另可視實際需求，平移金屬層μι 之金屬連接線534〜536，而不限於此。 δ月注意’本發明並未限定前述金屬層mi、m2的位置，Ml、 M2僅為標示而並非金屬層位置的限制，在實際應用中，業者可利 用任意金屬層來進行金屬層Ml、M2的建置。 12 1359611 取樣相電反路t 第6圖，第6圖為本發明另—實施例一關聯雙 取樣電路60之。，j面示意圖。關聯雙取樣電路的之结構虚第㈣ 中之關聯雙轉電路5G類似，於此不 ’、 聯雙取樣電路60較佳地位於第3 _聯雙取樣電 左^^卿餘魏路32(U〉，雜將由_魏樣電路⑼ =斜方人射〈如第3騎示〉，因此本翻可於電路佈局時，將 金屬層⑽之金屬連接_向右側作一適當的平移以有效遮

撞光線照射在MOS元件〈亦即多晶石夕閘極幻〉上，進而避免產 生雜訊。 請繼續參考第7圖，第7圖為本發明另一實施例-關聯雙取樣 電路70之剖面示_。_雙取樣電路7Q之結構*第$圖中之 關聯雙取樣祕50 _，概不膽述。在本實施财，關聯雙 取樣電路70較佳地位於第3圖中關聯雙取樣電路陣列％之中間 位置’因此光線將以垂直減人射，在此情形下，本發明可將金 屬層Ml及M2之金屬連接線別〜736向左或向右作一適當的平 移’以遮擋姐照射在聰元件上。軟意，本發_述之關聯 雙取樣電財電壓浮動之節點並*佩於嶋3元件，任何容易因 光線照射錢魏性狀社節點，㈣本發明之鱗。舉例來說， 於上述第5〜7圖中，金屬層ΜΏ平移的目的係為遮擋入射至M〇s 元件閘極的光線。然而’在實際顧上，業者亦可_上層的金 屬層來遮擋MOS元件的任意位置，以防止光線的入射，譬如，業 者可利用上層金屬層，來阻擋入射至M0S元件源極/汲極的光線， 13 1359611 如此的相對應變化，亦屬本發明的範疇。此外，如前所述，第5 〜7圖所示的MOS元件可作為關聯雙取樣電路單元之一取樣電 容、一開關元件或者一緩衝器之一組成元件（c〇mp〇nent)。 因此，請參考第8圖及第9圖，第8圖及第9圖為第3圖中關 聯雙取樣電路陣列32之實施例上視圖。第8圖及第9圖分別代表 位於關聯雙取樣電路陣列32之左側（如關聯雙取樣電路moj附 近）及右側（如關聯雙取樣電路320_n附近）之關聯雙取樣電路 單元CDS。為了方便說明，圖中僅顯示了關聯雙取樣電路陣列32 中之一金屬層之佈局情形。第8圖及第9圖之上半部代表未經由 本發明佈局流程之金屬連接線M3之佈局圖案，而其下半部則代 表經由本發明佈局流程之結果。由於每一關聯雙取樣電路單元 CDS於關聯雙取樣電路陣列32中受光線照射的角度及強度不同， 因此本發明於佈局時會根據入射光線之角度調整每一關聯雙取樣 電路單元中金屬連接線M3之位置，以阻擋光線照射在每一關聯 雙取樣電路單元CDS中電壓浮動的節點（以節點A表示）上。在 第8圖中，由於每—關聯雙取樣電路單元CDS係位於關聯雙取樣 電路陣列32之左側’而光線會由其右上方人射’因此本發明可將 金屬連接線M3之位置向右偏移，以阻擋光線照射在M〇s元件所 連接,浮接點A上：類似地，在第9圖中’由於每—關聯雙取樣 電路單S CDS係錄_雙轉電轉列％之糊，而光線會 由其左上方入射，因此本發明可將金屬連接線河3之位置向左偏 移，以阻擋光線照射在M〇s元件所連接之浮接點A上。报=顯 14 ^59611 之金屬連接線M3之電路佈局 ’儘管其仍具有相同之功能。 地，每一關聯雙取樣電路單元CDS 圖案與其相鄰之圖案將不完全相同 綜上所述，本發明係根據每一關聯雙取樣電路在關聯雙取樣 ，陣列中的位置，藉由射地設置_雙取#中提供各電路 I點紐連結的金屬連接線’雖擋紐照射在藝雙取樣電路 中電麗浮動之節點上，避免電路因光電效應導致雜訊的產生，進 φ 而提昇CMOS影像感測器之效能。 以上所述僅林發明讀佳實施例，凡依本㈣申請專利範圍 所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖為一習知CMOS影像感測器之電路示意圖。 第2圖為第丨圖中關聯雙取樣電路之示意圖。 第3圖為本發明一 CM〇s影像感測器之示意圖。 第4圖為本發明一佈局流程之示意圖。 第5圖為本發明實施例一關聯雙取樣電路之剖面示意圖。 第6圖為本發明另一實施例關聯雙取樣電路之剖面示意圖。 第7圖為本發明另一實施例關聯雙取樣電路之剖面示音圖。 第8圖及第9圖為第3圖中關聯雙取樣電路陣列之實施例上視 15 1359611 【主要元件符號說明】 10、30 CMOS影像感測器 11 ' 31 像素陣列 12、32. 關聯雙取樣電路陣列 13、33 列解碼器 14、34 行解碼器 15、35 類比至數位轉換器 Ρ11 〜Pmn 像素單元 120 1〜120 η、320 1〜320 η、50、60、70關聯雙取樣電路 121 開關 122 MOS元件 123 緩衝器 A 節點 40 佈局流程 400、410、420、 • 430 步驟 51 ' 61 ' 71 矽基板 52、62、72 多晶石夕閘極 Ml > M2 > M3 金屬層 510、610、710 摻雜區 531 〜536、63 卜 -636、731〜736 金屬連接線 16

Claims (1)

1. i：ny〇n 100年9月23日修正替換頁 灿日修正本I

   1. 、申請專利範圍： "夂--一一 一種可降低雜訊之影像感測器，包含有： 一像素陣列； 一控制電路；以及 -(CorrelationDouble Sampling > CDS) P+^.J , 於該像素_及該控制電路之間，由複數個 關聯雙取 樣電路單元所組成’該複數個關聯雙取樣電路單元之每一 關聯雙取樣電路單元包含有： 一矽基板； 一 MOS tl件，形成於鵁矽基板上，該M〇s元件連接至該 關鍵雙取樣·單元之—浮接點（FlGatingNQde);以 及 複數個金屬層’設置於^MOS元件之上，用來提供該關 聯雙取樣f路單元之電性連結，並且於該M〇s元件 上形成一電路圖案，以用來阻擋光線照射該M〇s元 件； 其中，該電路圖案依該每一關聯雙取樣電路單元於該關聯 雙取樣電路陣列之位置不同。 2.如請求項1所述之影像感測器，其中該M〇s元件係該關聯雙 取樣電路單元之一取樣電容。 叉· 3，如請求項1所述之影像感測器，其中該M〇s元件係該關聯雔 17 1359611 100年9月23曰修正替換頁 取樣電路單元之一開關。 . . . "^1 4.如請求項1所述之影像感測器，其中該M〇s元件係該關聯雙 取樣電路單元中一缓衝盗之一組成元件。 5· 如請求項1所述之影像感測器，其中該複數個金屬層之圖 案係對應該MOS元件之位置，以阻擋光線照射該M〇s元件。 6_ —種用於一影像感測器之關聯雙取樣電路，包含有： 〇 一矽基板； 一 MOS元件，形成於該矽基板上，該M〇s元件連接至該關鍵 雙取樣電路單元之一浮接點（Fi〇atingNode);以及 複數個金屬層，設置於該M0S元件之上，用來提供該關 聯雙取樣電路之電性連結，並且於該M0S元件上形 成一電路圖案，以用來阻擋光線照射該M0S元件； 其中，該電路圖案依該關聯雙取樣電路之位置不同。 3 7. 如請求項6所述之關聯雙取樣電路，其中該M〇s元件係該關 聯雙取樣電路之一取樣電容。 8. 如請求項6所述之關聯雙取樣電路，其中_M〇s元件係該關 聯雙取樣電路令之一開關。 9. 如請求項6所述之關聯雙取樣電路，其中該M0S元件係該關 18 1359611 聯雙 取樣電路巾―緩顧之—喊元件（e 100年9月23日修正替換頁 ====== 11. 一 〕 種用於-影像_11之關聯雙取樣電路的佈局方法， 方法包含有： 形成一Μ雙取樣電路之- Mos元件於—絲板上，該應 兀件連接至_聯雙轉電財之—浮接點；以及 根據該關聯雙取樣電路於一關聯雙取樣電路陣列之位 置’於複數個金屬層中形成複數個金屬連接線，以於 該MOS元件上形成一電路圖案阻擔光線照射該m〇s 元件，並提供該關聯雙取樣電路之電性連結； 其中，該電路圖案依該關聯雙取樣電路之位置不同。 該佈局 〕12.如請求項11所述之佈局方法’其中該MOS元件係該 樣電路之一取樣電容。 Λ 關聯雙取 13·如請求項11所述之佈局方法，其中該M〇s元件係該 樣電路中之一開關。 關聯雙取 !4·如請求項11所述之佈局方法，其中該M〇s元件係該_雙取 樣電路中一緩衝器之一組成元件（c〇mp〇nent)。 19 15. 100年9月23日修正替榼百 ' ；-- 、月求項11所述之佈局方法，其中該複數個金屬層之圖案係 對應該MOS元件之位置，以阻擋光線照射該 MOS元件。 16. 一種可降低雜訊之影像感測器，包含有·· 一像素陣列； 一控制電路；以及 關如雙取樣電路（Correlation Double Sampling，CDS )陣列， 耦接於該像素陣列及該控制電路之間，由複數個關聯雙取 〇 樣電路單元所組成，該複數個關聯雙取樣電路單元至少包 含有： 一第一關聯雙取樣電路單元，其包含有： —第一矽基板； 一第一M0S元件，形成於該第一矽基板上，該第一MOS 元件連接至該第一關鍵雙取樣電路單元之一浮接點 (Hoatingnode);以及 〇 第一複數個金屬層，設置於該第一 M0S元件之上，用 來提供該第一雙取樣電路單元之電性連結，並且於 該第一 M0S元件上形成一第一電路圖案，以阻擋 光線照射該第一 M0S元件；以及 一第二關聯雙取樣電路單元，其包含有： 一第二矽基板.； 一第二M0S元件，形成於該第二矽基板上，該第二M0S 20 1359611 100年9月23日修正替換頁 ； 元件連接至該第二關鍵雙取樣電路單元之一浮接點 I (Floating node ) ； 第二複數個金屬層，設置於該第一 MOS元件之上，用 來提供該第二雙取樣電路單元之雩性連結，並且於 該笫二MOS元件上形成一第二電路圖案，以阻播 光線照射該第二MOS元件； 其中’該第-關聯雙_電路單元與該第二關聯雙取樣電 〇 路單元係該關雙取樣電路_上兩鄰近（adj_〇 之電路單元，以及該第—電路圖案與該第二電路圖案 不完全相同。 Η 、圖式： 1359611 01 ΐΙ——I Pin P2n Pmn Pl(n-l) P2(n-1) Pm(n-l) P12 C\] C\J Cu Pm2 1 < i i CM Pml 小

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   第5圖 1359611

   第6圖 1359611

   第7圖 CDS CDS Γ ^;Μ3 :工： L-r, J r <M3 ;工； L^. J r ^M3 ;工I L^. J r <M3 ;工： J r <M3 -*0^t>** :工； LT. J r <M3 :工： L-^. J ^ M3 工：： 一 L· — J -*Kx)-j-[>^ Ί. · *"T_ _ J 乂M3 正： C-— J 工：： M3 I · M3 正： L_4_l M3 第8圖

   CDS Γ βΜ3 :工： J Γ 1- l" L· -1 1 -J r <M3 1丄1 1丁 1 C=： J Γ <Μ3 :工： l-=. j u Γ L- ^;M3 -1 1 -J r <M3 :工； L-^. J M3 M3 M3 CDS —r,~ • JL L — TT：— -Kxhj-{>*· 'lE L — Je TT L . J — • I _!：_ :1 _ I1 I1 工 111：_ M3 M3 M3 第9圖