TWI327372B - Memory device having a p+ gate and thin bottom oxide and method of erasing same - Google Patents

Description

1327372 95.Γΐ1, 0 6 玖、·)發明說明 .,» »>--*· NT1-·-^ · 【發明所屬之技術領域 本發明係關於非揮發性記憶裝置之領域，更詳而言 之’係有關於具有P閘極與薄底部氧化物層之半導體/氧/ 氮/氧半導體（Semiconductor-Oxide-Nitride-Oxide-

Semiconductor ; SONOS )型電子可抹除可程式唯讀記憶 體（EEPROM)，以及改善通道抹除之方法。 【先前技術】 現今普遍之積體電路製造趨勢已朝向如何增進在包含 有記憶裝置（有時稱之為記憶單元（cell))之積體電路記 憶核心的每一單元面積上所得儲存之位元數，其中該記憶 裝置例如為快閃（flash )型電子可抹除可程式唯讀記憶 體。舉例言之’習知的半導體/氧/氮/氧/半導體 (Semiconductor-Oxide-Nitride-Oxide- Semiconductor ； SONOS)型5己憶裝置係以「雙位元（d〇ubie_bit)」形式儲 存二個資料位元。是故，其中一位元可利用該記憶裝置第 一邊上之記憶單元予以儲存，而第二位元則可利用該記憶 裝置第二邊上之記憶單元予以儲存。 例示的非揮發性S0N0S型記憶裝置包括具有源極與 及極（均典型的具有]^型導電性）形成於其中之半導體基 板。本體形成與該源極與汲極間。氧/氮/氧（〇N〇 )堆疊 a形成於該本體上方。典型的包含Ν或Ν+多晶石夕層之閘極 電極形成於該〇N〇堆疊層上。該〇N〇堆疊層包括第一或 -部"電層（通$稱之為底部隧道氧化物層）、電荷儲存氮 6 92444(修正版) 丄327372 彳1¾无: ΤΓΤΠΓ 年月5 化物層以及第二或頂部介電層。 諸如SONOS裝置之程式化係可以實現的，舉例而言， 透過熱電子注入法等。熱電子注入法需持續於特定期間提 供適當的電壓電位（potentials)予該SONOS記憶裝置的每 一個閘極、源極以及汲極直至該電荷儲存層累積電荷為 止。此種有關反或（NOR)架構之SONOS裝置程序係揭露於 共同所有之美國專利公告第6,215,7〇2號，將與下述之内 容一併參照之》 習知的SONOS型記憶裝置（如具有之n個N型閘極 電極與厚度約為70至1〇〇埃之底氧化物層），僅可透過習 知的熱電洞（hot hole injecti〇n)注入技術（有時稱之為帶 間（band-to-band，BTB )熱電洞注入）。在熱電洞注入之 下，伴隨著4.5至6伏特次序的汲極電壓供應約為4至8 伏特的閘極電壓，同時該源極係浮接或接地藉以抹除該些 記憶單元之其中一個記憶單元（通常係為正常位元）。相反 的，該互補位元單元係透過浮接該汲極與供應適當的電壓 至該源極與閘極而加以抹除。在此種抹除情況下，btb穿 隊電流係於該閘極下生成。在此些情況下多數的電洞係形 成且加速的自該N型及極區域移動到p型主體。該所生成 之電洞會於接近該P-N汲極/主體接面所創造之電場中加 速。部分之該些受加速的電洞越過該氧化物至介於該基板 與該底部氧化物層之石夕化物介面上，而注入至該氮化物層 俾替代電子（如透過重組方式）並抹除該記憶單元。然而， 當該些熱電洞衝擊該介於基板與底部隧道氧化物間之介面 92444(修正版) 7 叫7372 u. υ b .体 年月 ^ ；" ys, :要！：面會與該底部随道氧化物般^^致不 :面Lx及在寫人與抹除之週射失去信賴性。 個抹除機制係通道抹除（通常稱之 ：；：rr〇rdheim,F^ ^中’該頂部與底部氧化物具有相同的介電係數，於 抹除期間相同的穿過該頂部與底部氧化物而導致該 效。此外，於FN通道抹除期間，電子由該電荷儲 外推出至該基板。然而，因該需求的抹除電壓之故 亦會以大約相同的穿随率自該…閘極流過該頂部氧化物 至該電荷儲存層中。因此，當淨電流自該控制閘極流至該 基板，電荷並不會有效自該電荷儲存層中抹除。 μ 在具有非常薄的底部隧道氧化物層（如3〇埃或更小 SONOS型架構之記憶裝置中已開始嘗試利用通道抹除技 術。當利用此種抹除機制而使底部氧化物損害較少發生， 由於該薄底部隧道氧化物之故，該s〇N〇s裝置具有非常 薄的底部隧道氧化物，而會有資料保存上的問題。當然， 在EEPROM單元中最受關注的問題就是資料的保存能” 力。所謂資料保存係定義為特定單元可依電荷形式儲^存訊 息於該電荷儲存層上一段時間。具有非常薄的底部氧化物 層之裝置係容易受到、低電壓洩漏電流，，之影響，而低電 壓洩漏電流係發生於當沒有電壓供應給該裝置時，該電荷 儲存層中的電子會橫越過該底部隧道氧化物。此種小量的 洩漏電流最後會導致該單元之全部放電。 是故，一種可有效的抹除且同時具有靜態保存資料功 92444(修正版) 8 能之SONOS型記憶裝置係迫切需要的 【發明内容】 依據本發明之-個態樣，本 置。該記憶裝置包括半導體A；fe /係有關於-種記憶裝 守體基板、N型導雷 ㈣dUCtivity s請ce)以及Ν型導電&源極 電姓沒極（N-type conductivity drain)，其t該N型導電性源極以及該N型導 電性汲極係形成於該半導體基 鱼、方搞夕^ — μ山 板之相對兩側邊使得該源極 ^ 纟體區域。底部介電層係形成於該半導 ==電荷儲存層係形成於該底部介電層上。該電荷 ^層:有使第-電荷可儲存於鄰接該源極之第一電荷儲 :早to t導電性’而第二電荷則可儲存於鄰接該汲極之 第二電荷儲存單元中。頂部介電層係形成於該電荷儲存層 之上，而P+多晶矽閘極層則形成於頂部介電層上。 依據本發明之另一態樣，本發明係有關於一種於非揮 發性記憶裝置中執行抹除作業之方法。該裝置係包括於基 板内之N+源極與N+汲極。該裝置可包括於該基板頂部表 面上之底邰氧化物層、形成於該底部氧化物層上之電荷儲 存層、於該電荷儲存層上之頂部氧化物層、以及於該頂部 氧化物層上之P多晶矽閘極電極。該記憶裝置可透過儲存 電何於鄰接該源極之電荷儲存層的一部分而予以程式化。 該方法係包括供應負抹除電壓予該閘極電極、連接該汲極 至零電位（zer〇 potential)或浮接（floating)該汲極 '連 接源極至零電位或浮接該源極、以及連接該基板至零電位。 本發明之這些及更進一步特徵將參考下列說明及圖式 9 92444(修正版) 95| ^ 1327372 年月 i hj ^tj\ ，無論是否顯示於本發明之不同 而更為明顯易懂。 【實施方式】 於以下之細部描述中 實施例中’對應之元件具有相同的元件符號。為了以清楚 與明確之方式突顯本發明之特徵所在，該些圖式並非用以 限定本發明，而部分特徵則會以概略方式顯示於圖式中。 凊參閱第1圖，係顯示本發明之「雙位元」、半導體/ 氧/氮/氧/半導體（Semiconductor/Oxide-Nitride-Oxide-

Semiconductor’ SONOS)型、非揮發型、快閃（fiash)型 電子可抹除可程式唯讀記憶裝置（EEpR〇M)記憶裝置 之實施例。該記憶裝置10包括半導體基板12。於本實施 例中，該基板12最初摻雜有p型導電性（如p摻雜濃度）。 於該基板12中，則形成有導電性（如^^摻雜濃度） 源極14以及N型導電性（如^^摻雜濃度）汲極丨6。又 主體18係形成於該源極14與汲極16間❶該主體18 具有之摻雜濃度與該基板12初始之摻雜濃度相同。該基板 二源極14、没極16以及主體18可由諸如適當的摻雜:夕、 鍺或鍺化矽之半導體材質所形成。 穿隧氧化 氧化妙 具有相對 (如具有 一個實施 开/成於該主體18之上者係為介電層（亦稱為 物層或底部介電層26)，且該介電層係由諸如二' (Si〇2)或其他標準介電值（standard_K)材料（如 低於1〇之介電係數）或高介電值（high-K)材料 相對介電係數，在一個實施例為1〇以上，而在另 例為2 0以上）。 92444(修正版) 10 1327372 1 ;'r. 形成於該底部介電層26 』 電荷儲存層28)。該電荷料/係為電荷陷捕層（亦稱為 电U碎存層28可 (Si3N4)'具有多種多晶石夕了由例如包括發氣化物 之非導電材料所形成。 氧化物等等 形成於該電荷儲存層28上者係為另 頂部介電層30)，該介電層係例如由諸 日:、稱為 標準K材料或高K材料所 乳 或其他 丨〜战。形成於該頂部介畲 係為閘極電極32，該閘極電極32例如由如多乂 Polycrystalline silicon ^ 〇 , ^ ^ ^ 有摻雜物浪度，該閘極電極（32)之特性將#八 於後。 X将時更進-步揭露 該閘極電極32、頂部介電層3〇、電荷儲存層a 底部介電層26形成閘極堆疊34。側壁（仙4) 35係緊鄰的設置於該閘極堆疊34之橫向 牛 AL· Mn -tJt 、 j 土作為控制捧 雜物植人之用。該閘極堆疊34之工作功能在於控制該 18中的通道37。如習知技術般，該通道37係、由該源極14 延伸至該汲極1 6。 於-個實施例中，該底部介電層26具有薄於該頂部介 電層30之厚度。舉例言之，當該頂部介電層厚度約略介於 100埃至U0埃間時，該底部介電層26可具有約4〇埃至 60埃之厚度。如下列更詳盡的描述者，在殘留厚度足以防 止低電壓线漏電流並增進所需資料保存的情況下，該底部 介電層之厚度可增進！^^或通道抹除之效率。於一個實^ 例中，該電荷儲存層28具有約50埃至7〇埃之厚度。如後 92444(修正版) 11 1327372 « l 4 *4 · ------—— 續更坪盡之描述，與該Ρ+開極電極32搞接之底部介電層 26之厚度可以有效增進該電荷儲存層之抹除。 該記憶裝置10於操作上係設定成透過供應適當的電 壓電位予該閘極電極32、源極14以及没極即可程式 化:讀取以及抹除資料。具體而言，該閘極電極32可㈣ 至字元線（W〇rdLine，WL)，該源極14可輕接至第一位 讀（BT1)’而該㈣16則可純至第二位元線⑵， 藉以提供對應於該記憶裝置1〇的該些元件多種不同之電 壓電位。 於-個實施例中’該記憶裳置1〇可設定成虛擬接地裝 置。換言之’該記憶裝置10係與鄰接的記憶裝置（未圖示) 串聯’使得該源極14可由導通區域中形成，且該導通區域 亦形成該鄰接記憶裝置之汲極。同理，該汲極16可由導通 區域中形成而且該導通區域亦形成鄰接該記憶裝置1〇之 及極W側的記憶裝置（未圓示）之源極。需特別注意者， 該相鄰接之記憶裝置的源極與沒極並不需要自單一導通區 域中形成’亦可自相互電性連接之獨立架構令形成（例如 透過溝漕隔離區域所間隔出之一對導通區域以及透過如矽 化物之導電層加以連接）。 如後續揭不更明確的描述般，於該電荷儲存層Μ中， 該記憶裝置H)包括鄰接於㈣極16之第—電荷儲存區域 或單元（以下將稱之為第一單元或正常位元36)以及鄰接 於該源極14之第二電荷儲存區域或單元（以下將稱之為第 二單元或互補位元38)。 92444(修正版) 12 1327372 95 11. 〇 6 rc 年月

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__ yr^ ；U 於所說明的實施例中，該記憶裝置10係為可藉以於該 些操作期間透過分別切換該源極14與没極16夕你 行該第-單元36與第二單⑽之程式化、讀取^抹而除進 因此’當該正常位元36或互補位元38係程式化' 確認、 讀取或抹除時，該源極與汲極的名詞是可以據以互換的。 請繼續參閱第1圖’可透過使用習知技術程式化該電 荷儲存單元36與38由空乏狀態（可例如為透過二進位值 i」予以表示）至充電狀態（可例如為透過二進位值「〇」 予以表示）。需特別注意者，於讀取作業期間該空乏狀態相 當於一定數量之電荷透過該電荷儲存單元36與38而儲 存’而該電荷儲存單元36與38透過將該記憶裝置1〇之臨 界電壓（Vt)設定成相等或低於抹除臨界電壓，於該讀取期 間，該程式化狀態相當於一定數量之電荷透過該電荷儲存 單元36與38而储存，而該電荷儲存單元36與38透過將 該記憶襞置10之臨界電壓於臨界電壓分布範圍内設定成 向於抹除臨界電壓。於一個實施例中，該記憶裝置丨〇可利 用多層單元（Multi-Level Cell，MLC )程式設計予以程式 化。MLC程式設計可藉由程式化每一電荷儲存單元36與 38而元成，稱為程式層面（pr〇gram ieveis)，其中各該電荷 儲存單元3 6、38具有選自多數數量可區別的電荷之其中一 者的電荷量。 於一個實施例中，該程式化技術包含有熱電子注入 法。然而，其他的程式化技術’如熱電洞注入法、載子穿 隧法以及其他等效技術亦係落在不脫離本發明範圍之内。 13 92444(修正版) Ϊ327372 f r--.:. ： ί 於利用該熱電子注入法技術以程式化該第一電荷儲存 單元36時，適當的電壓電位供應予該源極μ、没極μ極 /或閘極電極32。該供應之電位產生垂直電場以及橫向電 場，該垂直電場穿過介電層26、30以及該電荷儲存層28， 而該橫向電場則自該源極14沿著該通道丨8之長度至該汲 極1 6 〇 該橫向電場致使電子自該源極14汲出且開始加速移 至該汲極16。當該電子沿著該通道37之長度移動，該電 子獲得能量，且當該電子獲得所需的能量時，該電子即得 跳過該底部介電層26之電位障礙，並進入該電荷儲存層 28 ’該電子則於該電荷儲存層28陷捕。 當該電子獲得最大能量時，該電子跳過該電位障礙之 機率在鄰接該汲極16之第一電荷儲存單元36面積中係為 極大值。該些已加速之電子係稱為熱電子，且該些已加速 之電子一旦注入該電荷儲存層28，該些已加速之電子係留 置於該電荷儲存層28之電荷儲存單元36中。由於該電荷 健存層28具有低導電性且具有低的橫向電場，因此該些已 陷捕之電子不會透過該電荷儲存層 Ρα捕之電荷保留於該限定之陷捕區 單元36接近於該汲極16。 28而擴散。是故，該已 域中且該第一電荷儲存 前述用以程式化該第一電荷儲存單元36之技術可岸 用於程式化該第二電荷儲存單元38，但該隸Μ與該沒 極16之功能需加以對換。更詳而言之， 予該源極14、汲極16及/或該閘極電極 適當的電壓係供應 3 2，使得該汲極 92444(修正版) 14 1327372 16用作為該電子之源極並自該汲極i6沿著該通道37之長 度朝該源極1 4移動。是故，該所稱之源極與汲極係可互換 使用的。當該電子沿著該通道37之長度移動，該電子獲得 月匕里，且當該電子獲得所需的能量時，該電子即得跳過該 底部介電層26之電位障礙，並進入該電荷儲存層28，而 該電子則於該電荷儲存層28中陷捕。當該電子獲得最大能 置時，該電子跳過該電位障礙之機率在鄰接該源極14之第 一電荷儲存單元面積中係為極大值。 以下之表1包括用以供應該閘極電極32、源極14與 汲極16程式化該電荷儲存層36與38之例示性電壓電位與 脈波持續期間》需特別注意纟，係該表1 t所示之該些數 值會依據該記憶裝置1〇於程式化之特定特性而不同。 表1

確認該記憶裝置^ 10可透過使用習知技術予以實現。舉例而言，該電荷儲存 h 36與38於程式化方向上可依反向方式予以讀取。 於所說明實施例中，該電荷儲存單元36與38之抹除 作業可透過利用州穿隧法之通道抹除作業而予以實現。 如同後續更詳細之描述，由於該記憶單元ι〇結構上的特 :’此通道抹除作業係可能實現的。舉例而言，該高濃度 摻雜的P閉極電極32之使用明顯的減少來自該閑極電極 之向後穿I而係穿越該頂部介電層30直至該電荷儲 92444(修正版) 15 叫7372 ΓΟΟ； —ι =中。此外’當於持續保存資料功能時，使用減少厚 介電層26仍有助於穿越該底部介電 直接穿隧。 =個實施例中，前述該電荷儲存單元兩者係同時透 =供應負間極抹_予該閉極電極32且將該源極14、 中以及基板18予以接地而同時抹除。於一個實施例 ::大的負閘極抹除電壓（例如約_2〇伏特）係供應 予該閘極電極32。此外，亦可供雁 I 了供應幸又小的負閘極抹除電壓 二：於約-4伏特至約，伏特間於另—實施例中， 汲極係浮接或接地且該基板係接地時，該間極 電，係冬15伏特至約，伏特。另一方面，於實施例中， L己憶裝置位於該基板内之隔離的ρ型井（ρ·㈣）中， 約伏特至約,伏特之負閘極抹除電㈣施加以盘㈣ 伏特至約+10伏特之正ρ型井 ” 玉开罨I以及該源極與汲極連 接，以浮接之。 第2+至第4圖分別用以顯示根據本發明之一個實施例 尹具有Ρ開極電極虚、齡蒲"从, 較溥的（例如約70埃）底部介 電層之記憶裝置於不帶電、 電私式化後、以及過度抹除狀態 下之能帶圖。區域Μ、 6〇 ' 70、80以及90分別用以表示 〜土板底部"電層、電荷儲存層、頂部介電層 '以及 極電極層。Μ極電極係用以提供增加障礙高度（如 障礙100所示者），葬以,士 L Α η 错以防止於抹除作業期間以電子形式呈 現之電荷自該頂部介雷思ΟΛ 電層80之障礙電位跨越並穿隧進 該電荷儲存層。可以理解的，係本文在此所使用之該「障 92444(修正版) 95 1327372 礙向度」係有關於介於給定材料之原子價帶（vai_ ―句 及導通帶（conduction band)間的能量帶間隙（ene. ^ dgaP)之大小。於通道或FN抹除作#期間，若無法有效防 止或除非能、關閉"電子自該閘極電極穿過該頂部介電層 而進入電荷儲存層之向後穿随，則此種增加的障礙高度明 顯的縮到最小。 更詳而言之，請參閱第2圖，該導通帶（Condon banUOin)之能量位準近似於lleV (由子_伏特）（Ev) 並大於該多晶矽閘極電極區域9〇中價帶（Ev ) 之能量 位準。習知具有Ν+摻雜物濃度的閉極電極之特徵為費米能 位（Fermilevel)，而該費采能位非常接近該導帶ιι〇。對 於具有N+閘極電極之記憶裝置而言，該三角形障礙100之 大小約為3.leV。相較之下，本發明之閑極電極具有p +換 雜物濃度，其特徵在於具有恰好超過該價帶⑶之費米能 位。因此，對於具有P+開極電極之記憶裝置而t，該三角 障礙100之大小約$ 4.2eV。對於p+閘極電極而言，當該 三角障礙1〇〇肖P+閘極電極之高度差距到約ιΐΕν係明顯 時，自該閛極電極至該雷&μ + 邊電何儲存層之向後穿隧電流上的效 果係優良的，而此係因盎每 φ μ # && 马該穿隧率會以指數性增加的障礙 高度而減少之事實之故。再者，該增加之障礙高度依序允 許約為-20伏特之相杂士 $ βΒ 田大負閘極電磨，以將該相當大之負 間極電壓供應通過該ΟΝΟ堆疊層，俾加速印通道抹除作 業’而於該FN通道抹除作業令，該正常位元與互補位元 係有效地抹除，而不會遭遇到任何向後穿隨通過該頂部介 92444(修正版) 17 第5與第6圖分别用L'; _ 中，具有1極依據本發明之另一實施例 間）底部介電声之=〃 乂，的（例如約介於40埃至60埃 能帶圖。相同的，區域5。、6。、：:已：式化狀態下之 示該基拓 ^ , 70、80與90分別用以表 、減夕厚度之底部介電 電層、以及^ 何儲存層' 頂部介 加的障礙古产“層。如別所述，該P+間極電極提供增 陣礙网度（如三角障礙1 通道抹除作聿期門白斤下者），藉以有效防止於 電荷儲存層電子的向後穿隧現象穿：該頂部介電層進入該 部介電声# t β 見象。此外，該減少厚度之底 電子跨越過該底部介電之電位間該電荷儲存層内之 機率。換一夕 電{障礙以離開該電荷儲存層之 寬度，接二該減少厚度的底部介電層提供減少的障礙 接穿隨=(’：:道抹除期間有助於自該電荷儲存層之直 道抹除機制係由™穿隨法（如^因此可了解的是，該通 隨法加…而成：： 所示)與微弱直接穿 卜’該11道棟除作業在不f精確的 抹除：業下即可有效地自該全部通道中移除電荷。 化（二圖Γ為在具有p+閘極電極以執行諸如單位元程式 ltprogramming’ SBP)、雙位元程式化 隱Γ) ’DBp)以* fn 抹除（™ei， 電产Id (Γ Γ程式化與抹除作業的示㈣裝置上的沒極 "項技心、閘極電堡Vg(v)之對數平面關係圖。熟 技街者可以理解者係該正常位元以加以表示， 92444(修正版) 18 1327372 95ΓϊΙΓ0^ 年.:1 而該互補位凡則以CB予以表示。於本實施例巾，約為9 $ 伏特之閘極程式電壓係與約為5伏特之電壓一併供應至該 汲極。此外，當該源極、汲極以及基板均保持在〇伏特時^ 係使用約為-20伏特之負閘極抹除電壓。 第8圖係用以顯示當使用負閘極抹除電壓時該正常位 一（NB)”互補位元（CB)之臨界電壓（vt)與抹除時間（取對 數）之平面關係圖。於本實施例中，當該源極、汲極以及 基板均保持在0伏科，㈣極電| Vg約為，伏特。如 第8圖所示，以約^ !⑽毫秒（m〇之抹除脈衝係可將該 二個位元加以抹除，而令該二個位元約在丨秒左右即可抹 除。 可以理解的是本發明之記憶裝置係有效率的進行抹除 =業，且即使在至少10K資料的程式_抹除週期中仍可確、 實進行資料的保存。 請繼續參閱第1圖，該記憶裝置1〇之其中一種製法將 更具體的予以揭露。如圖中所示，提供半導體基板Η。該 半導體基板12可於最初摻雜有Ρ型摻雜物，如硼、鎵、 或銦。如前所述，該初始的基板12之摻雜可提供予該主體 18所需之導電性。另一方面’已隔離的？型井可形成於該 基板上，俾允許於抹除作業期間令電子偏壓可施加至該ρ 型井。於本實施射，在後續㈣中形成的記憶裝置位於 該已隔離的Ρ型井中。 用以形成該底部介電層26之材料層可長出或沉積於 該基板12之頂部。較佳的，該底部介電層會具有最終約為 92444(修正版) 19 1327372

U. 〇 〇 ·· 年月 0埃至6G埃之厚度。如前所述，於除抹除作業以外之其 命作業期間（例如程式化、確認以及讀取等），當該底部介 电層殘：的厚度足以防止低電壓洩漏電流之際，該底部介 次厚X有助於有效的FN或通道抹除，藉以保留所需 之貝枓存在。需特別注意者，係於掺雜物質（species)植入 該基板12時’該底部介電層可選擇性的作為植人遮蔽層。 於此情況下’該底部介電層可於初始的基板12植入及/或 源極14/汲極16形成之前予以形成。 如前所述，該底部介電層得由適當之介電材料予以形 氧化物或高K材料（高介電係、數材料）。依據該底 成’用以形成該電荷儲存層28之材料層可形 成於該底h電層40上。於一個實施例中，該電 可由矽氮化物所形成。其他適當 該電荷儲存層28。較佳的亦可用於形成 埃至㈣之最終厚：； 存層28具有約為4〇 於該電荷儲存層28之頂部上，可形成頂部介電層… 與該底部介電層26相同者，係該頂部汀 適當的介電材料予以形成，如⑪氧化物或高 個實施例中’該向κ材料可為具有相對介電係 高之介電係數的㈣，於另一實施例中1 或更 或更局之介電係數的材料。適當的高κ材料 、有20 (例如Α1203，铪氧化物（例如Hf〇2)、鍅氧化物（例如m物 及其各自之矽化物。然而，該頂部介電層3〇 Γ 2 埃至lio埃）係較該底部介電層26為薄。 1約100 92444(修正版) 20 1327372 95.「11· 0 6 於該頂部介電層30之頂部上，可形成:極層仏 電=Μ可由如多晶梦(P〇ly)或其他如金屬或金屬 氧化物之適當材料体^》 ^ ^ 斤t成。該閘極電極層32係摻雜有如 硼、鎵或銦等P型摻雜物。 較佳的，該間極電極層32具有p +濃度。舉例而士， 該濃度可約41Xel9原子/立方公分至約Η#原^立 方A刀間於一個實施例中，硕離子物質可植入約

至約40keV之能吾s从人 ,, V 15 里以及約"於2 X e原子/平方公分至4 χ e原子/平方公分間之劑量。於熟習該項技術者可以理 者’該能量與劑量得依據所形成之特定記憶裝置ι〇而予以 =且考慮到該記憶裝置1〇於程式化及/或抹除時所 在合適的情況下，該源極14與沒極16之 35.f該深度摻雜區域可予以形成。該側壁間隔件35可^ & #術而形成於鄰接該閘極堆疊之橫向側壁。舉例而 言，理想的間隔件材料（如石夕氧化物、石夕氮化物、石夕氧氮 化物等）層係至少沉積至該閘極堆疊34之高度。若有需 =間隔件材料可予以拋光（利用諸如化學機械平坦化

’ ^化學機械研磨法（CMP))以退回至該閘極電極U °接著’該間隔件材料可非等向性地㈣，而使 仔該側壁間隔件35可保留住。 =者，任何用以完整形成該記憶裝置1〇之額外處理可 言’該源極14、沒極16以及閉極電極 屬層（例如鈷、鎳、鉬或鈦等）起化學作用，以 92444(修正版) 21 95 951327372 形成石夕化物接點（未圖示）。此外，多種内部介電 (interdielectric)層（未圖示）得形成於該記憶裝置ι〇 之上。請再次參閱第1圖，該位元線（例如，bli與 以及該字元線（例如，WL)可形成於該等内部介電層之間。' 該位元線BL1與BL2可分別藉由填滿之接觸洞（如盲孔 (vias))(未圖示）而耦接至該源極14與該汲極相同 的’該字元線WL可藉由已填滿之接觸洞而純至該閑極 電極32。 雖然本發明之特定實施例業已詳細說明，應了解的 是，本發明並非相應地限制範圍中，而是可在本發明之精 神所附之申請專利範圍之内包括所有改變、修改及等效者。 舉例而言，該源極14與汲極16可由植入摻雜物質 以外之其他技術加以形成。於此情況下，該些區域可於磊 晶長出製程期間於原處（in_situ)進行摻雜。 【圖式簡單說明】 第1圖係為顯示根據本發明中SONOS型記憶裝置之 剖面示意圖； 第2圖係為根據本發明一個實施例中具有p+閘極之 SONOS型記憶裝置於不帶電狀態下的能帶圖； 第3圖係根據本發明一個實施例中具有p+閘極之 SONOS型記憶裝置於程式化狀態下的能帶圖； 第4圖係根據本發明-個實施例中具有p+間極之 SONOS型記憶裝置於過度抹除（〇vere_)狀態下的能 frm · 園， 92444(修正版) 22 1327372

第5圖係根據本發明另一實施例中具有p +間極以及減 少厚度底部氧化物之SONOS型記憶裝置於不帶電狀態下 的能帶圖； 第6圖係根據本發明另一實施例中具有p+間極以及減 少厚度底部氧化物之SONOS型記憶裝置於程式化狀態下 的能帶圖； 第7圖係根據本發明之s〇N〇s型記憶裝置於執行多 數通道抹除作業時汲極電流與開極電壓之平面關係圖；以 及 之SONOS型記憶裝置中正常位 與抹除時間之平面關係圖。 12 半導體基板 汲極 第8圖係根據本發明 元與互補位元間臨界電壓 【主要元件符號說明】 10 14 18 記憶裝置 源極 主體 26 28 30 32 35 36 37 底部介電層 電荷儲存層 頂部介電層 閘極電極 側壁間隔件 、底部氧化物層 、頂部氧化物層 34 閘極堆疊 正常位元、第一單元 通道 電荷儲存單元 38 50、60 互補位元、第二單元 、7〇 、 80 、 90 電荷儲存單元 區域 92444(修正版) 23 1327372 95. ΙΓ〇~6™7··, 年月U :··, 100 三角障礙 120 價帶 140 、 150 110 導帶 箭頭 24 92444(修正版)

Claims (1)

1. 第92131366號專利申請案 t99 年 4 月 27 13* V--- I、申請專利範圍： A:.. 十 i 年月卩· * 1.—種對非揮發性記憶單元（1 〇)執行抹除作業之方法，該 非揮發性δ己憶單元（1〇)具有在基板（12)内之N +源極（14) 與N+汲極（16)、在該基板（12)之上表面上之底部氧化物 層（26)、在該底部氧化物層（26)上之電荷儲存層（28)、 在該電荷儲存層（28)上之頂部氧化物層（3〇)、以及在該 頂部氧化物（30)上之P+多晶矽閘極電極（32)，該記憶單 几（ίο)已透過儲存電荷至鄰接於該源極（14)之該電荷儲 存層（28)的-部分中而予以程式化，該方法包括同步之 步驟如下： τ接該沒極(16)至零電位以及⑻浮接該沒極 (16)之其令—者； 二接：源極(14)至零電位以及(ii)浮接該源極 、〜乏具中—者；以及 連接該基板（】2)至零電位。 如中請專利範圍第！項之方法 極（32)之兮姑队+磁 干知加至該閘極電 如申請專利範圍第】項之方法… 伏特之辄圍。 生的期間為至少_毫秒。”中’該同步之步驟發 如申請專利範圍第3項 "請專利範圍第二…秒。 包含兩個被同步抹除的位元。，、中’該電荷储存層⑽ 92444(修正版) 25

   柒、指定代表圖： (一）本案指定代表圖為：第（1 )圖。 (一)本代表圖之元件代表符號簡單說明, 10 記憶裝置 12 14 源極 16 18 主體 26 28 電荷儲存層 30 32 間極電極 34 35 側壁間隔件 ；ί. 〇β ^ 年月：：

   半導體基板 汲極 底部介電層、底部氧化物層 頂部介電層、頂部氧化物層 閘極堆疊 36 37 正常位元、第**單元、電荷儲存單元 通道 #] 38 互補位元、第二單元、 BL1 ' BL2 、本案若有化學式時， 電荷儲存單元 位元線 揭不最_示發明特徵的化學式 92444(修正肋 5