TWI312464B - - Google Patents

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1312464 九、發明說明： 【發明所屬之技術領域】 本發明係關於-種具備非揮發性記憶體之記憶裝置，尤 其係關於一種具備快閃記憶體之記憶卡。 【先前技術】 作為使用NAND型快閃記憶體之記憶裝置，幕所周知有 SD™ (Secure Digita卜安全數位）記憶卡。該記憶卡經由數 碼相機等主機與命令線及資料線等進行通信、授受資料。 NAND型快閃記憶體包含複數可刪除之最小單位的區 塊，各個區塊包含複數最小寫入單位之頁面。又，丨頁面 包含例如512位元組之資料部與16位元組之冗餘部。未限 制該冗餘部之使用方法’但因NAND型快閃記憶體中有可 能引起資料化，故而推薦向該區域附加Ecc編碼。 又’ NAND型快閃記憶體中，由於記憶體單元之多值化 或微細化影響，導致資料出現誤差之概率較高。因此，需 要強力之ECC電路’故而向冗餘部追加10位元組ECC編 碼於該清形時’成為可自由地使用6位元組之區域，可 向該區域寫人邏輯區塊位址「logieal bloek address」或旗 標等。 先刖，ECC編碼由資料部及冗餘部之資料產生，故而未 全部讀出且運算出該資料，則無法檢測及校正誤差。即， 例如’即使僅需記憶於冗餘部之邏輯區塊位址時，亦須讀 出且運算出全部頁面之資料。 因此，為獲知冗餘部之6位元組的資料，必須讀出528位 111329.doc 1312464 几組（512位元組+ 16位元組）之資料。藉此，較之讀出冗餘 部6位元組之資料之情形，要花費88倍（528/6)的時間。、 根據以上所述，記憶卡啟動之後至可讀出及寫入資料之 時間隨記憶卡容量（區塊數）而增大。 又，作為此種相關技術，揭示有縮短非揮發性記憶體讀 出及寫入所花費的處理時間之技術（參照特開2〇〇3_28〇8 = 號公報）。 【發明内容】 本發明之一觀點之記憶裝置，其係安裝於主機上而使用 者，且具有： 非揮發性記憶體，其包含複數區塊，上述複數區塊各個 係刪除資料之單位且包含複數頁面，上述複數頁面各個包 含：儲存自上述主機輸入之第1資料的資料部，及至少儲 存用以管理上述第丨資料之第2資料的冗餘部； 檢測電路，其產生用以檢測上述第2資料之第丨誤差之第 1編碼’且基於上述第1編碼檢測上述第1誤差；及 校正電路，其產生用以檢測及校正上述第丨及第2資料之 第2誤差的第2編碼’且基於上述第2編碼檢測及校正上述 第2誤差。 【實施方式】 以下’參照圖式說明本發明之實施形態。再者，以下說 明中，對於具有相同功能及結構之要素，附上同一符號， 只在需要時進行重複說明。 (第1實施形態） 111329.doc 1312464 圖1係表示本發明第丨實施形態之記憶卡12之結構的方塊 圖。記憶卡12例如包含SDTMt憶卡。 該記憶卡12係用以處理圖像、音樂及其他資料等各種數 位内容者，例如安裝在個人電腦（PC)等主機u上而使用。 主機11具備對安裝之記憶卡12進行資料輸入輸出等之硬 體及軟體。 δ己憶卡12具備主機介面電路13、控制部14、臨時記憶電 鲁 路（RAM: Random Access Memory ’ 隨機存取記憶體）1$、 快閃記憶體16、ECC (Error Correcting Code，錯誤校正碼） 電路17 及 CRC (Cyclic Redundancy Check，循環冗餘檢查） 電路18。 主機介面電路13依據特定之協定，在與主機丨丨之間進行 命令、位址及資料等之授受。 快閃記憶體16係非揮發性半導體記憶體，例如包含 NAND型快閃記憶體。快閃記憶體16具備複數型 籲 EEPR〇M單元，1個記憶體單元可為記憶1位元資訊之2值 記憶體單元，或亦可為儲存“立元以上之資訊(例如2位元) 之多值記憶體單元。 =，快閃記憶體16具有最小寫入單位之頁面，該頁面記 隐谷量例如為512位元組（byte)。將該頁面匯總為32頁面、 256頁面或者512頁面等之單位定義為區塊。 頁面係可寫入之最小單位，區塊係可刪除之最小單位。 ^ 、D !决閃§己憶體無法重寫頁面單位，須刪除全部區塊 後進行寫入。因此’向NAND型快閃記憶體寫入資料時， 111329.doc 1312464 要準備已刪除之區塊，此處產生拷貝欲重寫之頁面與區塊 内未進行重寫之資料的控制。即，產生向不同區塊拷貝資 料之處理。

因進行如此之控制，故而指定區塊並非藉由主機發出之 區塊位址而唯一指定。再者，將主機所發出且主機側所管 理之區塊位址稱作邏輯區塊位址「1〇gical M〇ck address」。又，將快閃記憶體16側之實際區塊位址稱作實 體區塊位址「physical block address」。 藉此，當邏輯區塊位址與實體區塊位址不一致時，藉由 位址轉換表15A將邏輯區塊位址轉換為實體區塊位址後， 基於實體區塊位址，指定實際應存取之區塊。 又，重寫資料之情形時，將重寫後之資料寫人與重寫前 之區塊不同之區塊中’故而邏輯區塊位址與對應於該邏輯 區塊位址之實體區塊位址之對應關係於每次重寫資料時動 態變化。目此’位址轉換表15A，於每次重寫資料時，更 新該重寫部分相關部分的對應關係。 圖2係表示圖1所示之快閃記憶體16所具備之記憶體單元 陣列之結構的概略圖。快閃夺情於1 ^百本 _記隐體16具有複數區塊0〜區塊 m。各個區塊包含複數頁面〇〜頁面n。 圖3係表不圖2所示之頁面纟士谨的恤& 貝面、構的概略圖。1個頁面包含 儲存資料之資料部（例如，512位 t , )及冗餘部（例如， 6位元組）。冗餘部包含：管理資料 儲在闲以其搜ή + (例如’ 6位元組）， & 機U所輸人之資料的管理資料 (management data)："Ecc^^p^^i〇^M)；f, 111329.doc 1312464 存ECC電路17所產生之ecc編碼。 管理資料部包含：邏輯區塊位 ,,.丨偉存有邏輯區塊位 址，旗W，儲存有用以判定例如資料部所儲存之資料種 類或資訊等之旗標等；及CRC編碼部（例如叫位元組），儲 ，有藉由咖電路18對應於管理資料（邏輯區塊位址及旗 才示）而產生之CRC編碼。 如此’快閃記憶體16係可執行以頁面單位讀出或寫入、 以區塊單位刪除之裝置，1頁面包含川位元組之資料部盘 16位π組之冗餘部，自主仙側觀察時之i頁面為川位元 〇 控制部14,為將自主機U所輸入之資料寫入快閃記憶體 16’或將自快閃記憶體16讀出之資料向主機u輪出，而控 制各個電路》X，控制部14對應於自主機u輪人之資料: 生管理資料。將該管理資料寫人快閃記憶體16之管理資料 部。以下對控制部14之具體動作加以敍述。 RAM15係控制部14作業用記憶體，將該作業用記憶體之 -部分區域用作資料緩衝器，以臨時保存與快閃記憶體Μ 之間所授受之資料。又，RAM15記憶控制部14所製作之位 址轉換表15A。控制部14，利用位址轉換表15八控制與主 機11之間資料的授受。 、 ECC電路17自主機U輸入資料之情形時，為檢測及校正 該資料及控制部14產生之管理資料之誤差，產生所需之 ECC編碼。將該ECC編碼與資料及管理資料一起寫入快閃 記憶體16中。又，基於Ecc編碼，ECC電路17檢測及校正 111329.doc 1312464 自快閃記憶體16讀出之資料及管理資料之誤差。 為檢測控制部14產生之管理資料之誤差，CRC電路18產 生所需之CRC編碼。將該CRC編碼與管理資料·—起寫入快 閃記憶體16中《又，CRC電路18基於CRC編碼檢測自快閃 記憶體16讀出之管理資料之誤差。

ECC編碼及CRC編碼之大小根據所使用之誤差檢測/校正 方式而決定。本實施形態中，以將使用CRC7之方法作為 CRC電路18所使用之誤差檢測方式之一例加以說明。 CRC7係由資料產生7位元CRC編碼之方式。因此，儲存 CRC編碼之CRC編碼部需要1位元組之記憶容量。 圖4係表示圖1所示之控制部14之結構的方塊圖。控制部 14具有寫入電路14A、讀出電路14B、表產生電路、命 令產生電路14D及位址產生電路14E。 寫入電路14A實行將自主機u輸入之資料及管理資料寫 入快閃記憶體16之頁面的處理。具體而言，寫入電路14八 控制快閃記憶體16所具備之允許寫入端子，向快閃記憶體 16寫入資料。 讀出電路14B實行讀出管理資料部所儲存之管理資料 (即，邏輯區塊位址、旗標及CRC編碼）之處理。又，讀出 電路14B實行讀出各頁面資料之處理。具體而言，讀出電 路⑽控制快閃記憶體16所具備之允許讀取端子，自快閃 記憶體16讀出資料。 表產生電路14C基於自快 址而產生位址轉換表15A。 閃記憶體1 6讀出之邏輯區塊位 繼而’將該位址轉換表15A臨 111329.doc 1312464 時記憶於RAM15中。 p 7產生電路14D產生用以控制快閃記憶體“之命令。 即，命令產生電路刚產生用於自快閃記憶體㈣出資料 之讀取命令、或用於向快閃記憶體16寫入資料之寫入命令 等。藉由命令產生電路14d產生之命令’經由資料線28而 供給至快閃記憶體16。 位址產生電路14E，利用自主機i i供給之位址及位址轉 φ 換表15A而產生供給至快閃記憶體16之位址。位址產生電 路14E產生之位址，經由資料線28供給至快閃記憶體16。 主機向11向記憶卡12供給命令、位址及資料。自主機丄丄 輸入之命令經由命令線21供給至主機介面電路13。主機介 面電路13解釋該命令。經解釋之命令資訊經由命令線以供 給至控制部14。 自主機11輸入之位址，經由位址線22供給至主機介面電 路13。該位址經由位址線25而供給至控制部14。 φ 自主機11輸入之資料，經由資料線23供給至主機介面電 路13。該資料經由資料線26供給至控制部14。控制部14經 由資料線28將資料寫入快閃記憶體16中。 自快閃記憶體16讀出之資料經由資料線28供給至控制部 14。將該資料經由資料線26而供給至主機介面電路13。主 機介面電路13經由資料線23而將該資料向主機u輸出。 控制部14，經由資料線27與RAM15進行資料之授受。控 制部14，經由資料線30與ECC電路17進行資料之授受。 又，控制部14，經由資料線^與^尺^電路18進行資料之授 111329.doc • 11 - 1312464 受。 進而’經由信號線29控制部14連接至快閃記憶㈣。快 閃°己隐體16，經由信號線29將忙碌信號供給至控制部14。 該忙碌信號係表示，讲閉# & μ f ^ H憶體16之預備狀態或忙碌狀態的 4吕號。 自快閃記憶體16讀出f料之情形時，控制部14發出讀取 p 7後於决閃記憶體16為預備（忙綠信號為高位準 間：上可讀出資料。另一方面，向快閃記憶體16寫入資料 ::形：，控制部14發出寫入命令後’於快閃記憶體⑽ 預備之時間點上可寫入下一資料。 說明如此之結構之記憶卡12之動作。首先，說明向快閃 §己憶體16資料寫入之動作。圖5係表示資料寫入動作之流 程圖。 首先，寫入電路MA判定谁耔咨视仓、 進订貝枓寫入之頁面是否為儲 存邏輯區塊位址之頁面「舟 址之貝面（步驟SSa)。於本實施形態中， 如，僅向第〇頁面寫入邏輯區塊位址。 記憶卡U初始化時所f之參數係表示其後進行寫入 體區塊為哪個邏輯區塊資料之資訊，故而對於所有頁面， 無需儲存該參數。因此，亦可僅 ώ 向區塊之最低1頁面寫入 邏輯區塊位址。考虐第〇百 亏慮笫0頁面無法校正之情形，亦可 初之數頁面寫入邏輯區瑰位址。 取 通常，⑽電路18為產生CRC編碼而需要資料長产 之時脈週期。對於區塊内 又

祕 所有頁面，自冗餘部產生CRC 編碼，則產生無用之處理時間與無用之電力消耗。 111329.doc -12. 1312464 s理資料部（6位元組）中，將丨位元組用作誤差檢測編碼 (CRC編碼），自剩餘之5位元組產生CRc編碼，則最低需要 40時脈（即，5位元組x8=4〇位元）左右。記憶卡12以1〇 MHz 動作，則時脈週期為100 nse(^因此，產生cRC編碼需要 花費4 psec時間。 因此，本實施形態中，判定是否為儲存初始化時所需參 數之頁面，僅向儲存初始化時所需參數的頁面寫入時產生 CRC編碼。藉此，可縮短向區塊寫入資料的時間。 步驟S5a中，判定為儲存邏輯區塊位址之頁面時，cRc 電路18根據管理資料（邏輯區塊位址及旗標）產生crc編碼 (步驟S5b)。再者，CRC電路18亦可僅由邏輯區塊位址產生 C R C編碼。 其次’寫入電路14A實行包含邏輯區塊位址及crc編碼 之528位元組資料之寫入處理（步驟S5c)。該寫入處理中包 括ECC電路17之ECC編碼之產生處理與ECC編碼之寫入處 理。 另一方面’步驟S5a中，判定並非為儲存邏輯區塊位址 之頁面之情形時，CRC18電路未產生CRC編碼。於該情形 時，寫入電路14A實行不固定CR(：編碼之528位元組資料的 寫入處理（步驟S5d)。該寫入處理中包含ecc電路17之ECC 編碼之產生處理與ECC編碼之寫入處理。 繼而，寫入電路14A及CRC電路18重複上述控制（步驟 S5e)直至向區塊内所有頁面寫入資料。如此，可向特定頁 面之冗餘部寫入邏輯區塊位址及Crc編碼。 111329.doc -13· 1312464 其次，說明記憶卡12之初始化動作。此處，所謂初始化 動作，係起動記憶卡12時（或接通電源時），產生表示邏輯 區塊位址與實體區塊位址之對應關係之位址轉換表“A的 動作。即，記憶卡12,於㈣時，實行讀出記憶於各個區 塊〇頁面之邏輯區塊位址之處理。繼而，利用所獲得之邏 輯區塊位址，記憶卡12(具體而言，表產生電路14〇產生 位址轉換表15A。 其次，說明CRC編碼之運算處理。本實施形態中，於快 閃記憶體16之忙碌期間進行CRC編碼之運算處理。_係 表示CRC編碼之運算處理動作之時序圖。 首先，命令產生電路14D，1 ά 电略i41J為自快閃記憶體16讀出區塊Ο 之0頁面的管理資料’而發出讀取命令(R-CMD)。於是， 决門記It體16將作為忙綠狀態之低位準的忙碌信號輸出至 控制部14。 該忙綠信號為低位準之_，係自快閃記憶體16内之記 憶體單元向快閃記憶體16所具備之外部界面電路(未圖示) 輸出資料的準備期間。 K碌k諕由快閃記憶體1 6所具 備之控制器（未圖示）產生。 快閃§己憶體16，資料私山> = 钭輪出之預備結束時，解除忙碌狀態 (即’輸出高位準之忙砝产缺、 _ 碌彳Q就）。於是，控制部14(具體而 言，讀出電路14B)控制快閃記愔 1 ^ n 口己隐體W所具備之允許讀取端 子’自快閃記憶體i 6讀出

出區塊〇之〇頁面的管理資料及CRC 編碼（MDAT0)。 其次’控制部14為讀出ρ·抬〗

買出&塊1之〇頁面的管理資料及CRC 111329.doc •14- 1312464 編碼（厘〇八丁1)而發出讀取命令（R_CMD)。於是，快閃記憶 體16將作為忙碌狀態之低位準的忙碌信號向控制部〖斗輸 出。於該忙碌期間，控制部14利用已讀出之mdat〇進行 CRC編碼之計算（即，誤差檢測處理）。其他區塊亦同。 現狀之快閃記憶體中，自開始輸出忙碌狀態至解除忙碌 狀態之時間約為數十pSec。又，CRC編碼之計算（即，誤差 檢測處理）中，最低需要40時脈。記憶卡12以1〇以沿動 ^ 作’則s十算CRC編碼花費4 psec時間。 自快閃記憶體16讀出資料後立即進行誤差檢測處理時， 於各個資料之讀出處理時間上追加用於誤差檢測處理之4 gsec。因此導致讀出速度降低。 仁疋於本實施形態中，如圖ό所示，於快閃記憶體16 之忙碌期間，由CRC電路18進行誤差檢測處理。因此，忙 碌期間可隱蔽誤差檢測處理，故而可使邏輯區塊位址之讀 出動作高速化。 • 圖7係表示記憶卡12初始化時之邏輯區塊位址之讀出動 作之流程圖。再者，省略說明用以讀出資料之位址控制。 首先，命令產生電路14D向快閃記憶體16發出讀取命令 ，驟7a)此時，快閃記憶體16輸出表示忙碌狀態之低位 準忙碌信號。 其-人，讀出電路14B判定資料讀出對象之區塊是否為最 初之區塊（本實施形態中，為區塊〇)(步驟S7b)。在步驟S7b 中判定為最初之區塊時，並未存在計算之crc編碼。因 匕讀出電路14B監視解除忙綠狀態（步驟s7c)。 111329.d〇( -15- 1312464 解除忙碌’則讀出電路14B實行讀出該區塊0之〇頁面的 管理資料及CRC編碼（MDATO)之處理（步驟S7d)。繼而，讀 出電路148將已讀出之]\41)入1'0臨時記憶於11入]^15中（步驟 S7e)。

另一方面’步驟S7b中’判定並非為最初之區塊時，記 憶卡12實行誤差檢測處理β即，crc電路18根據臨時記憶 於RAM15之資料計算CRC編碼（步驟S7f)。繼而，CRC電路 18判定是否檢測出邏輯區塊位址及旗標中之誤差（步驟 S7g)。再者，如上所述，僅根據邏輯區塊位址產生^尺^^編 碼之情形時，CRC電路18檢測邏輯區塊位址之誤差。 步驟S7g中未檢測出誤差時，讀出電路14B根據臨時記憶 於RAM15之資料獲得邏輯區塊位址（步驟S7h)。繼而，讀 出電路14B轉向步驟S7c，監視忙碌之解除。 另一方面，步驟S7g中檢測誤差時，控制部14實行自 閃記憶體16讀出全部頁面資料（資料部之資料、邏輯區 位址、旗標、CRC編碼及ECC編碼）之處理（步驟Mi)。即 命令產生電路14D為自快閃記憶體16讀出頁面資料而發 讀取命令（R-CMD)。於是，快閃記憶體16向控制部叫 作為忙碌狀態之低位準忙碌信號。繼而，快閃記憶體16 成資料輸出準備後’解除忙碌(即’輸出高位準之忙碌 號）。其次，讀出電路14B控制快閃記憶體16所具備之允 讀取端子，自快閃記憶體16讀出頁面資料。 其次，.咖電路17利用職編碼，校正頁面資料之誤 ^驟叫。其次，讀出電路14B根據已校正之資料獲得: ni329.doc •16- 1312464 輯區塊位址（步驟S7k)。繼而，轉向步驟S7a，命令產生電 路14D發出用以讀出下一區塊之〇頁面的管理資料及CRc編 碼資料的讀取命令。 其後，讀出電路14B、CRC電路18及ECC電路17對全部 區塊重複實施上述控制（步驟S 71)。如此，可獲得記憶於 各個區塊之邏輯區塊位址。 其後，表產生電路14C基於自快閃記憶體16讀出之邏輯 區塊位址與進行讀出處理之實體區塊位址’產生位址轉換 表15A藉此，s己憶卡12基於主機發出之邏輯區塊位址可 指定實體區塊位址。 例如，若忙碌期間未計算CRC編碼，使用區塊尺寸為 128 KB之NAND型快閃記憶體進行2gb記憶卡之初始化 時’區塊數為163 84個，故而僅計算CRC編碼則要65 msec (=4pSecxi6384)的時間，從而花費時間較多。 但是’如本實施形態所示’於忙碌期間計算Crc編碼， 可高效進行初始化處理。 根據如上述之本實施形態，於全部頁面之資料中，僅讀 出儲存於管理資料部之資料（管理資料及CRC編碼），藉此 可獲得邏輯區塊位址。藉此，可使初始化動作高速化。 又’無需於快閃記憶體16中記憶位址轉換表15A，故而 可增加快閃記憶體16之記憶容量。 又’於快閃記憶體16之忙碌期間由CRC電路18進行誤差 檢測處理。因此藉由忙碌期間隱蔽誤差檢測處理，可使邏 輯區塊位址之讀出動作高速化。 111329.doc 17 1312464 再者’ CRC電路18亦可由ECC電路所構成。即，亦可對 讀出之邏輯區塊位址進行誤差檢測及校正。於該情形時， ECC電路於檢測出誤差之情形時，校正儲存於管理資料部 之管理資料之誤差。因此，邏輯區塊位址中產生誤差時， 較之進行所有頁面之校正處理之情形，可使初始化動作高 速化。 (第2實施形態） 第2實施形態係於邏輯區塊位址中存在誤差之情形時， 僅校正邏輯區塊位址者。 圖8係表示本發明第2實施形態之記憶卡12初始化時之邏 輯區塊位址之讀出動作的流程圖。再者，圖8所示之複數 步驟中，對與圖7所示步驟中相同之動作附上同一符號。 因此，以下僅說明與圖7不同之動作。 步驟S7i中，讀出全部頁面之資料後，ECc電路17利用 ECC編碼僅檢測出儲存於邏輯區塊位址部之邏輯區塊位址 的誤差（步驟S8a)。其次，Ecc電路17僅校正邏輯區塊位址 之誤差（步驟S8b)。繼而，讀出電路14B獲得已校正之邏輯 區塊位址（步驟S8c)。其後，轉向步驟S7a，命令產生電路 14D發出用以讀出下—區塊之G頁面的管理資料及編碼 資料之讀取命令。 如上述詳細敍述之本實施形態中，藉由CRC電路18對邏 輯區塊位址檢測出誤差時，藉由電路”，僅對邏輯區 塊位址進行誤差校正。 因此根據本實施形態，可縮短由Ecc電路丨7所進行之 111329.doc -18- 1312464 誤差校正時間。藉此，可使初始化動作高速化。 熟習此項技術者將易想到另外優勢及改質體。因此，本 發明在其更廣闊之態樣中並不限於本文所示及描述之特定 細節及代表性實施例。為此，可進行各種修改而不偏離藉 由隨附申請專利範圍及其等效體所界定之普遍發明概念的 精神或範轉。 【圖式簡單說明】 圖1係表示本發明第丨實施形態之記憶卡12之結構的方塊 圖。 圖2係表示圖1所示之快閃記憶體16所具備之記憶體單元 陣列結構之概略圖。 圖3係表示圖2所示之頁面之結構的概略圖。 圖4係表示圖1所示之控制部14之結構的方塊圖。 圖5係表示向快閃記憶體16寫入資料之動作的流程圖。 圖6係表示CRC編碼之運算處理動作之時序圖。 圖7係表示記憶卡初始化時之邏輯區塊位址之讀出動 作的流程圖。 圖8係表示本發明第2實施形態之記憶卡12初始化時之邏 輯區塊位址之讀出動作的流程圖。 【主要元件符號說明】 11 主機 12 記憶卡 13 主機介面電路 14 控制部 111329.doc -19- 1312464 14A 寫入電路 14B 讀出電路 14C 表產生電路 14D 命令產生電路 14E 位址產生電路 15 臨時記憶電路 15A 位址轉換表 16 快閃記憶體 17 ECC電路 18 CRC電路 21, 24 命令線 22, 25 位址線 23, 26, 27, 28, 30, 31 資料線 29 信號線

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Claims (1)

1312464 十、申請專利範圍： h -種記憶襞置’其特徵在於：安裝於主機上而使用 具備： 非揮發性記憶體’其包含複數區塊，上述複數區塊各 個係刪除資料之單位且包含複數頁面，上述複數頁面各 個包含：儲存自上述主機輸入之第丨資料的資料部，及 至少儲存用以管理上述第lf料之第2資料的冗餘部； 檢測電路，其產生用以檢測上述第2資料之第丨誤差之 弟1、、扁碼，且基於上述第1編碼檢測上述第1誤差；及 校正電路，其產生用以檢測及校正上述第1及第2資料 之第2誤差的第2編碼，且基於上述第2編碼檢測及校正 上述第2誤差。 2. 如請求項1之記憶裝置，其中 上述冗餘部包含：第1冗餘部，其儲存上述第2資料及 上述第1編碼；及第2冗餘部，其儲存上述第2編碼。 3. 如句求項2之記憶裝置，其中進而包含寫入電路，其將 上述第2資料及上述第1編碼寫入上述第〗冗餘部。 4. 如請求項3之記憶裝置，其中 上述寫入電路於上述複數頁面中之最初之1頁面寫入 上述第2資料及上述第1編碼。 5. 如請求項4之記憶裝置，其中 上述第1冗餘部設置於上述最初之1頁面。 6. 如請求項1之記憶裝置，其中進而包含讀出電路，其自 上述第1冗餘部讀出上述第2資料； 111329.doc 1312464 上述檢測電路基於上述第1編碼而檢測由上述讀出電 路所績出之上述第2資料的上述第丨誤差。 7 y·. 如明求項6之記憶裝置，其中上述讀出電路於對上述第2 資料檢測出有上述第1誤差情形時，讀出上述第1及第2 資料； 上述校正電路基於上述第2編碼，檢測及校正由上述 讀出電路所讀出之上述第1及第2資料的上述第2誤差。 8_如請求項7之記憶裝置，其中 上述第2資料包含由上述主機所管理之邏輯區塊位 址0 9·如請求項8之記憶裝置，其中 上述檢測電路產生用以檢測上述邏輯區塊位址之第ι 誤差之第1編碼，且基於上述第丨編碼檢測上述誤 差。 10·如請求項9之記憶裝置，其中 上述璜出電路於對上述邏輯區塊位址檢測出有上述第 1誤差情形時，讀出上述第1及第2資料； 上述校正電路基於上述第2編碼而檢測及校正由上述 讀出電路所讀出之上述第i及第2資料中的上述邏輯區塊 位址之誤差。 11. 如請求項9之記憶裝置，其中 、匕3產生電路，其產生表示上述邏輯區塊位址與 實體區塊位址之對應關係的表。 12. 如請求項u之記憶裝置，其中 111329.doc 1312464 進而包含記憶上述表之記憶電路。 13. 如請求項1之記憶裝置，其中 上述非揮發性記憶體輸出表示忙碌狀態之忙碌信號； 上述檢測電路於上述非揮發性記憶體為上述忙碌狀態 之忙碌期間中，檢測上述第i誤差。 14. 如請求項13之記憶裝置，其中 進而包含命令產生電路，其產生用以自上述非揮發性 記憶體讀出資料之讀取命令； 上述非揮發性6己憶體於接受上述讀取命令之後至輸出 資料之準備完成之期間中（意指整個該期間），輸出上述 忙碌信號。 15_如請求項1之記憶装置，其中 上述檢測電路包括產生用以檢測及校正上述第2資料 之上述第1誤差的第丨編碼，且基於上述第丨編碼檢測及 校正上述第1誤差之校正電路。 16.如請求項1之記憶裝置，其中 上述非揮發性§己憶體為NAND型快閃記憶體。 111329.doc