TWI294635B - Method of etching a dielectric layer to form a contact hole and a via hole and damascene method - Google Patents

Description

1294635 九、發明說明： 【發明所屬之技術領域】 本發明係為—觀用導電料之侧方法，尤指 遮罩分散1魏荷的魏刻方法。 用導電 【先前技術】 酼著半導體製造技術越來越精密，積體電路也發生重大的變 革’使付電職運算性能和存齡量錢猛進，並帶朗邊產業 迅速發展。而半導體產業也如同摩爾定律所預測的，以每18個月 柘加L電晶體數目在積體電路上的速度發展著，所以製程越來 越精密。半導體製程已經從1999年的㈣微米、讀年的013 微米2003年的90奈米(〇·〇9微米），進入到2〇〇5年65奈米（_5 微米製程）。 ” * 在半導體抛巾，獅插塞(eGntaetplug)、介層插塞(viaplug) 一直疋重要的技術内容，用以電性連接所有之電晶體、電容等元 件以及金屬内連線進而構成整個積體電路，其除了可利用鶴金 屬、鋁合金做為接觸插塞、介層插塞的材料外，亦可以直接運用 銅製程(copperprocess)來完成。而由於銅金屬不易蝕刻，因此在利 用銅金屬做為金屬内連線的電導通材料時，大多是利用單鑲後 (single damascene)或者是雙鑲嵌(dual damascene)製程來形成所需 之銅介層插塞(via plug)和銅導線。但是，在進行乾蝕刻製程以形 成接觸由(contact hole)、介層窗(via hole)和導線溝渠(trench)時，常 1294635 系會因為電荷大量蓄積在介電層上，所以在快姓刻至介電層下方 之金屬層、元件或者已經接觸到金屬層、元件時，便常會發生金 屬層、元件的金屬爆裂情況，使得良率下降。/ 請參閱第1圖，第1圖係為習知蝕刻技術發生金屬層爆裂之示 意圖。如第1圖所示，半導體晶片100包含有—NMOS電晶體及 一 PMOS電晶體，分別形成在P型半導體基底1〇1之在p型井 (P-well)l〇2 及 N 型井(N-well)l〇4 上，且 nm〇s 電晶體及 PMOS 電曰日體周圍均具有一淺溝隔離(shallow trench isolation，STI)106，用 以分隔各NM〇S電晶體及各pm〇s電晶體，·而pm〇S電晶體與 NMOS電晶體各包含有一閘極1〇8、1〇9，以及源極/沒極 (source/drain)110、111設置於p型井1〇2及n型井1〇4中。接著， 依序在P型半導體基底101上沈積一接觸蝕刻停止層(c〇ntactetch stop layer，CESL)113、一非摻雜石夕玻璃（und〇ped silica glass，USG) 112 和一磷矽玻璃（ph〇sph〇ms-dopedsilicaglass，psG) 114，並覆 蓋在閘極108、109、源極/汲極110、ni、淺溝隔離1〇6、p型井 102及N型井104上方。隨後，為了將_〇8電晶體及pM〇s電 晶體與其他之元件以及後續製作的金屬内連線電性連接，必須利 用κ光、蝕刻、沈積、化學機械研磨(CMp)等製程，形成接觸插塞 (contactplug) 116，並使得接觸插塞116的一端連接閘極⑽， 或者連接源極/汲極110，而另外一端則和後續製作之金屬層118 相連接。而金屬層118上方，更沉積有一介電層12〇，且此介電層 120又可依獨之製程考量另包含有高密度電聚沈積 1294635 (HDPCVD)形成的介電層(HDPoxide)119 ’一電漿輔助化學氣相沉 積(PECVD)形成的氧化層(PEoxide)121，以及一氧化頂蓋層(cap oxide) 123 〇 同樣如第1圖所示，隨後在介電層120上方，進行一黃光製程， 用以形成一圖案化之光阻層122,接著再利用此圖案化的光阻122 • 進行一乾蝕刻，以於介電層120中形成所需之介層窗124。由於目 • 前大多是利用電漿乾姓刻來進行介層該刻製程，因此在蝕刻製 程進行的同時，會產生大量的電荷累積在介電層12〇中，所以當 介層窗侧製程侧至金屬層118絲，或者是快要侧至金屬 層118時，這些蓄積的大量電荷便會快速從此處宣洩而出，進而 導致金屬層118賴職爆，甚至連更底層的_應等元 件也會被累積的電荷所影響而受損。 因此，如何避免乾钕刻介電層所引發之金屬爆裂實為該領域急 •待解決的議題。 • 【發明内容】 • 本發明储供—種制導電群之侧法，轉決上述問 題。 本發明揭S-種使用導電遮罩餞刻介電層之方法，提供介電層 位於基底上，形成圖案化之導電遮罩於介電層上並和基底相接 1294635 觸，再利用圖案化之導電遮罩對介電層進行乾韻刻製程。 本發明之一最佳實施例中，係為一種形成接觸窗的方法，包含 有提供基底，且基底上設置有至少一元件，形成介電層覆蓋於元 件和基底上，形成導電遮罩於介電層上並和基底相接觸，以及利 用導_罩鋪侧餘，以於介電射侧祕_直至元件 表面。 本發明之另-最佳實施例中’係為一御成介層窗的方法，包 含有提供基底，在基底上形成有第—介電層，且第—介電層上設 置有至少一金屬内連線層，形成第二介電層覆蓋於金屬内連線層 上和第一介電層上，形成圖案化之導電遮罩於第二介電層上並和 基底相接觸，以及利用圖案化之導電遮罩進行姓刻製程，以於第 二介電層中蝕刻出至少一介層窗直至金屬内連線層表面。 本發明之另一最佳實施例中，係為一種鑲嵌製程方法，包含有 提供基底’且基底上設置有至少一導電線路’形成介電層於導電 線路上，形成圖案化之導電遮罩於介電層上並和基底相接觸，利 用圖案化之導電遮罩進行韻刻製程，以於介電層形成至少一開口 直至導電線路表面’以及填充銅金屬於開口中。 本發明利用導電遮罩，使得乾蚀刻所產生的電荷，分佈在大面 積的導電遮罩上，並導人基底中，所以不會大量#魏荷在被敍 1294635 刻的介電層區域，也就不會發生金屬内連線以及元件的金屬爆裂 情況，讓半導體晶圓的良率提高。 【實施方式】 請參閱第2圖”第2圖係為本發明應用在姓刻接觸窗之製程示 意圖。半導體晶片200包含有一 NMOS電晶體及一 PMOS電晶 體，分別形成在P型半導體基底201之在P型井(P-well)202及N 型并(N-well)204上，且NMOS電晶體及PMOS電晶體周圍均具有 一淺溝隔離(STI)206，用以分隔各NMOS電晶體及各PMOS電晶 體，而PMOS電晶體與]SHVIOS電晶體各包含有一閘極2〇8、209， 以及源極/j^S(source/drain)210、211設置於p型井202及N型井 204 中。 接著’依序在P型半導體基底201上沈積一細侧停止層 (CESL)213、一沈積非摻雜矽玻璃（USG)212和一磷矽玻璃（psG) 214，並覆蓋在閘極208、2〇9、源極/汲極21〇、2ιι、淺溝隔離2〇6、 P型井2〇2及N型井2〇4上方。隨後，本發明再進行一黃光 (htho抑phy)製程及微影(ph〇t〇抛〇gmphy)製程用以形成一圖案 化之導電遮罩215覆蓋在•夕玻璃214上方，且圖案化之導魏 罩2i5 -直延伸至半導體晶片2〇〇之邊緣和p型半導體基底 接觸，然後再進行接觸窗217的乾姓刻製程。 值得注意的是，在本發明之實施例中，導電遮罩215係由一導 1294635 電光阻所構成，其包含有導電樹脂(resin)、溶劑和感應物 (sensitizer)，例如導電樹脂可以是3-己基赛吩-3-赛吩-乙烷-甲基丙 烯酸脂共聚物(3-hexyl-thiophene-3thiophene-ethane-methcylate copolymer)，溶劑可用氯化金的乙醯亞硝酸(&奶0_1^1他3〇11^011〇£ gold chloride)溶液，感應物則可為氣化金（goldchloride)等，當 然導電光阻的材質不限定於上述成分，本發明亦可選用其他市售 配方成分的導電光阻產品來應用。此外，亦可視製程之需求及其 他考量，而在磷矽玻璃214上方先形成一抗反射層(ARC),然後再 形成導電遮罩215 ’以於微影(Photolithography)製程時，獲得較佳 之圖案化之導電遮罩215結構。再者，位於鱗梦玻璃214上方的 圖案化之導電遮罩215可以選擇完整覆蓋住整個半導體晶片2〇〇 之邊緣，亦可選擇部分接觸半導體晶片2〇〇之邊緣，無論圖案化 之導電遮罩215是完整覆蓋或者是部分接觸半導體晶片2〇〇的邊 緣皆可使得接觸窗217的乾颠刻製程中產生的靜電荷被導入p型 半導體基底201中。/ 本發明亦可應用在蝕刻介層窗之標準製程，請參考第3圖，第 3圖係為本發明應用在餘刻介層窗之製程示意圖。接續第2圖的半 導體製程’當接觸窗217之钱刻步驟完成後，隨即去除導電遮罩 215，並進行一清洗製程，於是便可於非掺雜矽玻璃和磷矽玻 璃214中形成所需之接觸窗217直至閘極2〇8、2〇9表面或者源極 /汲極210、211的表面，接下來，即可沈積钽(1^)、氮化钽(_)、 鶴專金屬’並利用一化學機械研磨(CMp)，以形成接觸插塞216。 1294635 接著，再利用沈積、黃光、侧等製程，以形成—細合金等組 成之圖案化之金屬層加，使得接觸窗插塞216的一端連接閘極 208 ’或者連接源極/沒極(瞻ee/d_卿等摻雜區，另外一端則 和圖案化之金屬層218相連接，進而形成金屬内連線層。隨後再 產口α*求及製程考量，沈積—複合式介電層，，例如此介電層 220可包含有利用局密度電漿沈積出的氧化層(删^⑽邮丨9，一 利用電漿辅助化學氣相沉積(PECV〇)形成的氧化層(pE 〇xide)22卜以及一氧化頂蓋層㈣〇娜223。最後本發明再形成 圖案化之導電遮罩2D覆蓋在介電層22〇上方 ，且圖案化之導 電遮罩222 —直延伸至半導體晶片2〇〇之邊緣和p型半導體基底 2〇1接觸’然後進行介層窗224的乾侧製程，以於介電層22〇 中形成所需之介層窗224直至相對應之圖案化之金屬層218表面 / 同樣地，本實施例之導電遮罩222亦是一導電光阻，而且亦可 視製程之需求及其他考量，而先在介電層⑽上方形成—抗反射 層(ARC)，然後再形成導電遮罩您，以於微影(ph〇t〇_lith〇gra^^ 製程時，獲得較佳之圖案化之導電遮罩222結構。該圖案化之導 電遮罩222亦可選擇完整覆蓋住整個半導體晶片200之邊緣，亦 可。b接觸半導體晶2GG之邊緣，使得介層窗224的乾钱刻製 程中產生的靜電荷被導入P型半導體基底2〇1中。 值得一提的是本發明之導電遮罩215、222除了可由上述實施 例之導電光阻構成外，也可以為一金屬層與一光阻層之下、上堆 11 1294635 入居*構例如’明翏考第4圖，第4圖係為本發明應用在侧 ^自之另一實施例之製程示意圖。如第4圖所示，介電層22〇 f沈積完畢後，可先着—金顧您，織胁其上形成3一圖案 的光阻層227 ’用來於介電層22〇中定義各介層窗故的位置。 由於第4圖所示之導電遮罩222係為一金屬層225與一光阻層奶 之下、上堆疊之結構，其中該金屬層225和光阻層227之堆疊結 構直延伸至半導體晶片2〇〇的邊緣，和p型半導體基底加接 觸。因此在進行圖案轉移時，可直接利用圖案化的光阻層奶當 作儀刻遮罩，先侧金屬層225，然後再姓刻介電層⑽，以於介 電層220中韻刻出所需之各介層冑故，或者是利用兩段式的圖案 轉移製程’亦即先利用圖案化的光阻層227當作侧遮罩來侧 金屬層22S，以將光阻層奶的圖案轉移至金屬層225中，接著去 除光阻層227之後，再利用圖案化的金屬層225當作餘刻遮軍來 進行介層窗224的乾蝕刻製程。 由於本發明是利用圖案化的導電遮罩215、222當作姓刻遮 罩，因此在進行接觸窗((；011加11〇1匀217、介層窗(仏11〇16)224、或 淺溝(trench)等之單鑲嵌(singie damascene)開口的電漿乾蝕刻製程 時’所形成的電荷便可以分別藉由導電遮罩215、222之電傳導特 性來平均分散，而不會累積在磷矽玻璃（PSG) 214、非摻雜矽玻 璃（USG) 212、接觸蝕刻停止層(CESL)213以及介電層220中， 加上導電遮罩215、222皆與P型半導體基底201接觸，所以乾钱 刻製程所形成的電荷便可以導入P型半導體基底201中，因此便 12 1294635 不會像習知技術-樣，造成電荷大量蓄積在介電層之局部區域 巾’絲触觀介錢下^金騎、树絲㈣接觸到金 屬層、元件時’發生金屬層、元件的金屬爆裂情況。另外，本發 明之導電鱗若為金屬層與光崎之堆4結構時，更可選擇特定 的金屬材質來結合後續之製程而具有不同的功能性，例如導電^ 罩222若係由氮化鈦（TiN)、氮化纽鈦（TaN)等構成時，除了可 ' 以避免習知技術中金屬爆裂的情況外，又可增加以KLA_Tenc〇r • 型號晶圓檢測系統對介電層220進行量測線上缺陷與微粒， 例如殘留（residues)、劃傷（micro scratch)等缺陷的檢出率，而 且更可以作為介層窗224插塞的金屬機械研磨停止層，並於後續 金屬插塞之機械研磨製程中一併被去除。 此外’本發明亦可運用在銅製程(C〇Pperpr〇Cess)之單鑲喪 (single damascene)或者是雙鑲嵌(dual damascene)製程，用以形成所 需之銅介層插塞(viaplug)和銅導線。請參閱第5圖，第5圖係為 . 本發明應用在雙鑲嵌(dual damascene)製程之一較佳實施例的示意 圖。半導體晶片300包含有基底301，一介電層302，至少一導電 結構’例如金屬插塞或金屬圖案等導電線路304設於介電層302 中，而介電層302與導電線路304上方另沈積一介電層306、一圖 案化之介電層308。其中，圖案化之介電層308可為電漿輔助化學 氣相沉積(PECVD)出的一氧化層(PEoxide)，其是先利用一光阻層 (未顯示）並經由黃光蝕刻等圖案轉移步驟之後，以產生有複數 個開口 310圖案，用來定義金屬内連線之銅導線的位置。接著， 13 1294635 形成一圖案化之導電遮罩314於介電層306、308上方，該導電遮 罩314 —直延伸至半導體晶片300之邊緣並和基底3〇1相接觸， 且圖案化之導電遮罩314具有至少一開口 316,用來定義金屬内連 線之銅介層插塞的位置，隨後經由乾独刻製程，即可於介電層3〇6 中形成介層窗（未顯示）。然後去除圖案化之導電遮罩314，並再 利用圖案化之介電層308進行蝕刻，便可於介電層3〇6中形成所 需之淺溝(trench)圖案（未顯示），最後再於雙鑲嵌開口中同時形成 銅介層插基和銅導線。而淺溝先製(trench flrst)、介層先製⑽也贫) 或無蝕刻停止層等之雙鑲嵌((^damascene)製程步驟相仿，其淺 溝遮罩與介層鮮皆可顧本發明之導電鮮來定制案並避免 金屬爆裂，在此不多加贅述。 由於，導電遮I 314的材質可以是大面積覆蓋在介電層306、 308上方之導電光阻，且又和基底3〇1相接觸，所以當乾钱刻製程 進行寺電射不會向習知技彳标中大量蓄積在介電層3⑽被钱 刻的區塊:，而是分佈在大面積的導電光阻上，並導入基底3〇ι 斤、g钱刻至快接觸到導電線路3〇4，或者是已經接觸到導電 線路3〇4時，不會因為大量的電荷蓄積，而引發金屬爆裂。當然， ^前所述，在本實施例中，導電遮罩314亦可以利用一金屬層與 、光阻層的堆豐結構所構成，也就是在形成開〇训之後，可先 =積-層金屬層和—光阻層作為導電遮罩，將此金屬層和其上的 2阻層f案化後，再進行介層窗的絲刻。當然，在進行介層窗 遍刻别’可選擇先洗去光阻層或者留下光阻層再進行介層窗的 1294635 乾儀刻製程。 =1提岐，本發於單_財，_導電 遮罩和二絲職絲形齡層如口錢獅口，再利用導電 遮罩和黃光蝕刻製程於介電層中形成 成金屬層的開口，再沈積上銅 孟屬械输塞或轉線，因輕荷是摊大面積的導電遮罩接 以不會大量累親荷，當_介時，不會發生 裂的情況。 在習域射’因為電荷A4t積之故，所以乾蝴介電層幾 至、'屬插基、導電線路、摻雜區或者間極等元件時，習知技術會 發生金屬爆裂甚至間極介電層崩潰(breakd〇wn)的情況，影響品 質、良率，並嚴重降低產能’而本發明利用料遮罩，使^乾钮 刻所產生的電荷’得轉導並分佈在大崎的導電縣上，並導 入基底中’所以不會大I蓄積電荷在介電層被蝴的局部區域 中，也就不會發生金屬内連線以及元件等的金屬爆裂情況，半導 體晶圓的良率即可提高。而且，導電遮罩除了可直接採用導電光 阻材質，以避免金屬爆裂的優點外之外，本發明更可以使用金屬 層與光阻狀複合結構，以彻特定材質之金顧又可增加以 KLA_Te贿AIT型號晶圓檢測系統對介電層進行量測線i缺陷與 微粒，例如殘留（residues)、劃傷（micr〇scratch)等缺陷的檢出 率，並且可以作為後續介層插塞之化學機械研磨的停止層，並於 該機械研雜針-併被絲’達_化製辦低成本的目的。 15 1294635 以上所述僅為本發明之較佳實施例，凡依本發明申請專利# 所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 範圍 【圖式簡單說明】 第1圖係為習知蝕刻技術發生金屬層爆裂之示意圖。 弟2圖係為本發明應用在钱刻接觸窗之製程示音圖。 第3圖係為本發明應用在蝕刻介層窗之製程示咅圖。 弟4圖係為本發明應用在姓刻介層窗之另一 > ^ 1 %例之製程示竟圖。 第5圖係為本發明應用在魏嵌(dualdamasc㈣製程之一較佳實 施例的示意圖。 、 【主要元件符號說明】 100、200互補金氧半導體電晶體 1(U、201 P型半導體基底 102、202 P 型井 104、204 N 型井 106、200淺溝隔離 108、109、208、209 閘極 110、111、210、211 源極/沒極 112、 212非摻雜矽玻璃 113、 213接觸蝕刻停止層 114、 214填石夕玻璃 116、216接觸窗插塞 16 1294635 118、 218金屬層 119、 121、219、221 氧化層 123、 223 氧化頂蓋層 120、 220、302、306、308 介電層 122 光阻 124、 224介層窗 125爆裂 215、222、314導電遮罩 217接觸窗 225金屬層 227光阻層 300電晶體 301基底 304銅插塞 310、316 開口 17

Claims (1)

1294635 十、申請專利範圍： 1· 一種蝕刻介電層之方法，該介電層係位於一基底上方，該方法 係先形成一圖案化之導電遮罩於該介電層上並與該基底接觸，再 利用該圖案化之導電遮罩對該介電層進行一乾钱刻製程，其中該 乾餘刻製私所產生之一電何係經由該圖案化之導電遮罩導入兮美 底中。 ^土 2·如申請專利範圍第1項所述之方法，其中該乾餘刻製程係包含 一接觸窗(contacthole)蝕刻製程、一介層窗(viah〇le)餘刻製程或一 單镶嵌開口银刻製程。 3·如申請專利範圍第2項所述之方法，其中該圖案化之導電遮罩 係為一導電光阻，用來於該介電層中定義該接觸窗、該介層窗或 該單鑲嵌開口的位置。 4·如申請專利範圍第3項所述之方法，其中該導電光阻係包含有·· 一導電樹脂(resin); 一溶劑；以及 一感應物(sensitizer)。 5·如申請專利範圍第4項所述之方法，其中該導電樹脂係包含有 3-己基賽吩-3-賽吩-乙烧-甲基丙烯酸脂共聚物 (3 七exyl-thi叩hene-3thiophene_ethane-methcylate e叩〇lymer) 〇 18 1294635 6·如申請專利範圍第4項所述之方法，其中該溶劑係為包含有氯 化金的乙醯亞硝酸(aceto-nitrile solution of gold chloride)溶液。 7·如申請專利範圍第4項所述之方法，其中該感應物係包含有氯 化金（gold chloride)。 8·如申請專利範圍第2項所述之方法，其中該圖案化之導電遮罩 係包含有一金屬層與一光阻層之堆疊結構，用來定義該介層窗於 該介電層中的位置。 9·如申請專利範圍第8項所述之方法，其中該金屬層係包含有氮 化鈦CTiN)。 10·如申請專利範圍第8項所述之方法，其中該圖案化之導電遮罩 另包含有一抗反射層(ARC)，設於該金屬層與該光阻層之間。 11·如申請專利範圍第1項所述之方法，其中該圖案化之導電遮罩 係接觸該基底之邊緣。 12· —種形成接觸窗的方法，包含有： 提供一基底，且該基底上設置有至少一元件； 形成一介電層覆蓋於該元件和該基底上； 形成一導電遮罩於該介電層上並與該基底接觸；以及 利用該導電遮罩進行一蝕刻製程，以於該介電層中蝕刻出一接 1294635 觸窗直至該元件表面，其中該蝕刻製程所產生之一電荷係經由該 導電遮罩導入該基底中。 13·如申請專利範圍第12項所述之方法，其中該等元件包含有一 閘極或一摻雜區。 14·如申請專利範圍第12項所述之方法，其中該導電遮罩係係為 一圖案化之導電光阻，其包含有一導電樹脂(resin)、一溶劑以及一 感應物(sensitizer)，用來定義該接觸窗於該介電層中的位置。 15·如申請專利範圍第12項所述之方法，其中該圖案化之導電遮 罩係包含有一金屬層與一光阻層之堆疊結構，用來定義該介層窗 於該介電層中的位置。 16·如申請專利範圍第15項所述之方法，其中該金屬層係包含有 氮化鈦(TiN)。 17·如申請專利範圍第15項所述之方法，其中該圖案化之導電遮 罩另包含有一抗反射層(ARC)，設於該金屬層與該光阻層之間。 18·如申請專利範圍第12項所述之方法，其中該導電遮罩係接觸 該基底之邊緣。 19· 一種形成介層窗的方法，包含有： 20 1294635 提供一基底，絲底上形成有—第—介電層， 上設置有至少一金屬内連線層； 乐；|冤層

.开v成-第—介電層覆蓋於該金屬岐線層上和該第一介電層 形成-圖案化之導電遮罩於該第二介電層上底 觸；以及 利用該圖案化之導電遮罩進行—钱刻製程，以於該第二介電層 中抛]出至介層窗直至該金屬喊線層表面，其巾該餘刻製 程所產生之-電荷雜由糊魏之導t遮罩導人該基底中。 20.如申請專利範圍第19項所述之方法，其中該圖案化之導電遮 罩係為-導電光阻，其包含有—導電樹斷㈣、—溶劑以及一感 應物’用來定義該介層窗於該第二介電層中的位置。 21.如申明專利範圍第19項所述之方法，其中該圖案化之導電遮 # I係包含有一金屬層與一光阻層之堆疊結構，用來定義該介層窗 於該第二介電層中的位置。 22.如申請專利範圍第21項所述之方法，其中該金屬層係包含有 氮化鈦(TiN)。 23·如申凊專利範圍第21項所述之方法，其中該圖案化之導電遮 罩另包含有一抗反射層(ARC)，設於該金屬層與該光阻層之間。 21 1294635 19項所述之方法 24·如申請專利範圍第 罩係接觸該基底之邊緣 ’其中該圖案化之導電遮 25· —種鑲嵌製程方法，包含有： 提供-基底，且該基底上設置有至少—導電線路； 形成一介電層於該導電線路上； ν ， 形成-圖案化之導電遮罩於該介電層上並與該基底接觸；

利用該圖案化之導電遮罩進行一餘刻製程，以於該介電層形成 至少-開口直至該導電線路表面，該糊製輯產生之一電荷係 經由該圖案化之導電遮罩導入該基底中；以及 填充一銅金屬於該開口中。 26·如申睛專利範圍第25項所述之方法，其中該導電線路係為一 接觸插塞(contact plug)，且該開口係為一單鑲嵌開口。 27.如申凊專利範圍第25項所述之方法，其中該導電線路係為一 金屬内連線，且該開口係為一雙鑲嵌開口。 28·如申請專利範圍第25項所述之方法，其中該圖案化之導電遮 罩係為一導電光阻，其包含有一導電樹脂(resin)、一溶劑以及一感 應物(sensitizer)，用來定義該開口於該介電層中的位置。 29·如申請專利範圍第28項所述之方法，其中該導電樹脂係為3_ 22 1294635 己基赛吩-3-赛吩_乙烧-甲基丙稀酸脂共聚物 (3-hexyMliiophene-Sthiophene-ethane-methcylate copolymer)。 • 30·如申請專利範圍第28項所述之方法，其中該溶劑係為氯化金 的乙醯亞石肖酸(aceto-nitrile solution of gold chloride)溶液。 • 31·如申請專利範圍第28項所述之方法，其中該感應物係為氯化 金（gold chloride)。 32·如申凊專利範圍第25項所述之方法，其中該圖案化之導電遮 罩係接觸該基底之邊緣。 Η 、圖式： 23