TWI291747B - Fabrication method for mask read only memory device - Google Patents
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Description
1291747 95-10-16 08997twfl .doc/006 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種唯讀記憶體（Read 〇niy Memory，ROM)的製造方法，且特別是有關於一種罩幕式 唯讀記憶體(Mask ROM)的製造方法。 【先前技術】 由於唯讀記憶體具有不因電源中斷而喪失其中所儲 存之資料的非揮發（Non-Volatile)特性，因此許多電器產品 中都必須具備此類記憶體，以維持電器產品開機時的正常 操作。唯讀記憶體中最爲基礎的一種即是罩幕式唯讀記憶 體’ 一般常用的罩幕式唯讀記憶體係利用通道電晶體當作 記憶胞，並於程式化(Program)階段選擇性地植入離子到指 定的通道區域，藉由改變啓始電壓（Threshold Voltage)而達 到控制記憶胞在讀取操作中導通（On)或關閉（Off)的目的。 一般罩幕式唯讀記憶體的結構係將複晶矽字元線 (Word Line，WL)橫跨於位元線(Bit Line，BL)之上，而位 於字元線下方以及位元線之間的區域則作爲記憶胞的通道 區。對部分製程而言，罩幕式唯讀記憶體即以通道中離子 植入與否，來儲存二進位數據「0」或「1」。其中’植入 離子到指定的通道區域之製程又稱爲編碼佈植（Coding Implantation)製程。 在目前提高元件積集度的趨勢下，會依據設計規則縮 小元件的尺寸，爲了因應上述因元件縮小所產生的短通道 效應問題，埋入式位元線必須採用淺接面（Shallow jUncti〇n) 1291747 95-10-16 08997twfl.doc/006 或是超淺接面（Ultra shallow junction) ’並輔以口袋離子植 入（Pocket Implant)的方法而形成。然而，淺接面或超淺接 面的源極/汲極區固然能改善因元件縮小所產生的短通道 效應問題，但由於埋入式位元線的深度/接面較淺，將會導 致埋入式位元線的阻値升高。 【發明内容】 因此，本發明之目的爲提供一種罩幕式唯讀記憶體的 製造方法，能夠避免因元件縮小所產生的短通道效應。 本發明之另一目的爲提供一種罩幕式唯讀記憶體的 製造方法，能夠避免因淺接面的源極/汲極區所造成的電阻 値上升。 本發明提出一種罩幕式唯讀記憶體的製造方法，此方 法係提供一基底，再於基底上形成摻雜導體層。接著，圖 案化此摻雜導體層以形成複數的條狀摻雜導體層，再以熱 氧化法於基底與條狀摻雜導體層上形成介電層，並同時於 條狀摻雜導體層下方之基底中形成複數個擴散區。然後， 於介電層上形成圖案化的導體層。 如上所述，由於本發明的源極/汲極區係爲經由條狀摻 雜導體層中的離子擴散而於基底所形成之擴散區，因此所 形成的源極/汲極區能夠具備較淺的接面，因而能夠避免因 元件縮小所造成的短通道效應。 而且，由於本發明的位元線係爲設置於基底上方的條 狀摻雜導體層所形成的昇起式位元線，因此具備有足夠的 厚度而能夠避免因淺接面所造成的電阻値上升。 1291747 08997twfl.doc/006 95-10-16 尙且，由於閘極介電層（亦即是形成於基底表面部分的 介電層）與條狀摻雜導體層上的絕緣層係於同一步驟中一 起形成，因此能夠省略一道於條狀摻雜導體層上形成絕緣 層的製程。 【實施方式】 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 本發明提供一種罩幕式唯讀記憶體之製造方法。第1A 圖至第1D圖所繪示爲本發明較佳實施例之一種罩幕式唯 讀記憶體之製造流程剖面圖。 首先，請參照第1A圖，提供一基底100，此基底100 例如是半導體矽基底。接著，於基底100上形成摻雜導體 層102。其中摻雜導體層102之材質例如是摻雜離子的多晶 矽，形成此摻雜導體層102的方法例如是以臨場摻雜離子 之方式，利用化學氣相沈積法於基底1〇〇上形成一層摻雜 多晶矽層。其中所摻雜的離子例如是磷離子，所摻雜的劑 量例如是0.5*1019至0.5*1021 Ι/cm3左右。摻雜的離子亦可 以使用砷離子，所摻雜的劑量例如是〇.5*1〇19至〇·5*ι〇21 1/cm3左右。然後，在此摻雜導體層102上形成圖案化的罩 幕層104。 接著，請參照第1B圖，以罩幕層104爲罩幕，去除 部分的摻雜導體層1〇2至露出基底1QG表面，再去除罩幕 層104，以形成複數條互相平行的條狀摻雜導體層106。其 1291747 95-10-16 08997twfl .doc/006 中去除摻雜導體層l〇2的方法例如是使用非等向性蝕刻法。 接著，請參照第1C圖，進行一熱氧化製程，以於基 底100上與條狀摻雜導體層106上形成一層介電層1()8,並 於進行熱氧化製程的同時，使條狀摻雜導體層106中所摻 雜的離子擴散至基底100中，以形成具有較淺接面的擴散 區110。其中基底100表面部分的介電層108係用以作爲閘 極介電層，並且位於條狀摻雜導體層106表面部分的介電 層108則能夠作爲與後續導體層隔離的絕緣層。而具有較 淺接面的擴散區110係用以作爲罩幕式唯讀記憶體的源極/ 汲極區，且位於其上方的條狀摻雜導體層106則用以作爲 昇起式位元線。 由於罩幕式唯讀記憶體的源極/汲極區係爲具有較淺 接面的擴散區110，因此即使不進行口袋離子植入，亦能夠 避免因元件縮小所造成的短通道效應。並且，由於設置於 基底100上方的條狀摻雜導體層106係作爲昇起式位元 線’因此位元線能夠具備有足夠的厚度，進而能夠避免因 淺接面的源極/汲極區所造成的電阻値上升。 接著，請參照第1D圖，在介電層108上形成圖案化 的導體層112以作爲字元線。其中導體層112的材質例如 是多晶矽或是多晶矽化金屬，形成此圖案化導體層Π2的 方法，例如是在基底1〇〇上形成一層導體材料層（未圖示）， 再經由微影蝕刻製程圖案化此導體材料層以形成導體層 112。 本發明經上述實施例所形成的罩幕式唯讀記憶體，由 1291747 08997twfl .doc/006 95-10-16 於所形成的源極/汲極區（擴散區）具有較淺的接面，因此不 需進行口袋離子植入即可以防止短通道效應的發生。然 而，亦可以於形成擴散區110之後進行口袋離子植入製程， 以強化兀件防止短通道效應的能力。其製程請參照第2A圖 至第2C圖。 首先，請參照第2A圖，第2A圖係接續第圖的步 驟。對條狀_雜導體層106的一側進行一傾斜角離子植入 製程12〇,以於擴散區110的一側形成口袋離子植入區 122，其中於傾斜角離子植入製程no中所使用的離子，係 爲與擴散區110具有相同摻雜型態的離子，且離子的植入 濃度小於擴散區110的濃度。 接著，請參照第2B圖，對條狀摻雜導體層106的另 一側進行另一傾斜角離子植入製程U4,以於擴散區11〇 的另一側形成口袋離子植入區126,其中於傾斜角離子植入 製程124中所使用的離子，係爲與擴散區110具有相同摻 雜型態的離子，且離子的植入濃度小於擴散區的濃度。 接著，請參照第2C圖，在介電層上形成圖案化 的導體層128以作爲字元線。其中導體層的材質例如 是多晶矽或是多晶矽化金屬，形成此圖案化導體層丨28的 方法例如是在基底1〇〇上形成一層導體材料層（未圖示），再 經由微影蝕刻製程圖案化此導體材料層以形成導體層128。 在上述較佳實施例中，介電層108係爲由熱氧化法所 形成的氧化矽層，然而介電層108的材質並不限定於此， 亦可以採用氧化矽、氮氧化矽、氮化矽、氧化矽-氮化矽- 1291747 08997twfl.doc/006 95-10-16 氧化砂堆疊層、氮化砂-氮化砂-氮化砂堆疊層、氮化砂-氮 化矽-氧化矽堆疊層、氧化矽-氧化矽-氮化矽堆疊層等其他 的材質，以例如是化學氣相沈積法的方式形成。至於使條 狀摻雜導體層106中之離子擴散的熱製程，則可以合倂於 使介電層結構緻密化的回火製程一起進行。 綜上所述，由於本發明的源極/汲極區係爲條狀摻雜導 體層中的離子擴散而於基底所形成之擴散區，因此所形成 的源極/汲極區能夠具備較淺的接面，進而能夠避免因元件 縮小所造成的短通道效應。 而且，由於本發明的位元線係爲設置於基底上方的條 狀摻雜導體層所形成的昇起式位元線，因此位元線能夠具 備有足夠的厚度，進而能夠避免因淺接面的源極/汲極區所 造成的電阻値上升。 尙且，由於閘極介電層與條狀摻雜導體層上的絕緣層 係於同一步驟中一起形成，因此能夠省略一道於條狀摻雜 導體層上形成絕緣層的製程。 此外，亦可以在源極/汲極區（擴散區）的兩側形成口袋 離子植入區，更進一步的加強元件防止短通道效應的能力。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 【圖式簡單說明】 第1A圖至第1D圖所繪示爲依照本發明較佳實施例之 1291747 08997twfl.doc/006 95-10-16 罩幕式唯讀記憶體的製造方法之製程剖面示意圖；以及 第2A圖至第2C圖所繪示爲依照本發明較佳實施例之 罩幕式唯讀記憶體進行口袋離子植入製程的剖面示意圖。 【主要元件符號說明】 100 :基底 102 :摻雜導體層 104 :罩幕層 106 :條狀摻雜導體層
108 :介電層 110 :擴散區 112、128 :導體層(字元線） 120、124 :傾斜角植入製程 122、126 : 口袋離子植入區
10
Claims (1)
1291747 08997twfl .doc/006 95-10-16 十、申請專利範圍： 1. 一種罩幕式唯讀記憶體的製造方法，該方法包括： 提供一基底； 於該基底上形成一摻雜導體層； 圖案化該摻雜導體層，以形成複數的條狀摻雜導體 層； 以熱氧化法於該基底與該些條狀摻雜導體層上形成 一介電層，並同時於該些條狀摻雜導體層下方之該基底中 形成複數個擴散區；以及 於該介電層上形成一圖案化導體層。 2. 如申請專利範圍第1項所述之罩幕式唯讀記憶體的 製造方法，其中該摻雜導體層的材質包括摻雜一離子的多 晶石夕。 3. 如申請專利範圍第1項所述之罩幕式唯讀記憶體的 製造方法，其中形成該摻雜導體層的方法包括於化學氣相 沈積製程中，臨場摻雜一離子以進行沈積。 4. 如申請專利範圍第3項所述之罩幕式唯讀記憶體的 製造方法，其中所摻雜的該離子包括磷離子。 5. 如申請專利範圍第4項所述之罩幕式唯讀記憶體的 製造方法，其中該離子的摻雜劑量爲〇.5*1〇19至〇.5*1〇21 1/ cm3左右。 6. 如申請專利範圍第3項所述之罩幕式唯讀記憶體的 製造方法，其中所摻雜的該離子包括砷離子。 7. 如申請專利範圍第6項所述之罩幕式唯讀記憶體的 1291747 08997twfl.doc/006 95-10-16 製造方法，其中該離子的摻雜劑量爲0.5*1019至0.5*1021 1/ cm3左右。 8·如申請專利範圍第1項所述之罩幕式唯讀記憶體的 製造方法，其中於形成該些擴散區後，更包括進行一口袋 離子植入製程。 9. 一種罩幕式唯讀記憶體的製造方法，該方法包括： 提供一基底； 於目亥基底上形成一摻雜導體餍； 圖案化該摻雜導體層，以形成複數條狀摻雜導體層； 於該基底與該些條狀摻雜導體層上形成一介電層； 於形成該介電層之後，進行一回火製程，以於該些條 狀摻雜導體層下方之該基底中形成複數個擴散區；以及 於該介電層上形成一圖案化導體層。 10. 如申請專利範圍第9項所述之罩幕式唯讀記憶體 的製造方法，其中該摻雜導體層的材質包括摻雜一離子的 多晶矽。 11·如申請專利範圍第9項所述之罩幕式唯讀記憶體 的製造方法，其中形成該摻雜導體層的方法包括於化學氣 相沈積製程中，臨場摻雜一離子以進行沈積。 12·如申請專利範圍第11項所述之罩幕式唯讀記憶體 的製造方法，其中所摻雜的該離子包括磷離子。 13.如申請專利範圍第12項所述之罩幕式唯讀記憶體 的製造方法，其中該離子的摻雜劑量爲0·5*1019至0·5*1021 u cm3左右。 1291747 08997twfl .doc/006 95-10-16 14.如申請專利範圍第11項所述之罩幕式唯讀記憶體 的製造方法，其中所摻雜的該離子包括砷離子。 15·如申請專利範圍第14項所述之罩幕式唯讀記憶體 的製造方法，其中該離子的摻雜劑量爲〇.5*1019至0.5*1021 1/ cm3左右。
16.如申請專利範圍第9項所述之罩幕式唯讀記憶體 的製造方法，其中該介電層的材質包括選自氧化矽、氮氧 化矽、氮化矽、氧化矽-氮化矽-氧化矽堆疊層、氮化矽-氮 化矽-氮化矽堆疊層、氮化矽-氮化矽-氧化矽堆疊層、氧化 矽-氧化矽-氮化矽堆疊層所組之族群其中之一。 Π.如申請專利範圍第9項所述之罩幕式唯讀記憶體 的製造方法，其中形成該介電層的方法包括化學氣相沈積 法。 I8·如申請專利範圍第9項所述之罩幕式唯讀記憶體 的製造方法，其中於形成該些擴散區後，更包括進行一口 袋離子植入製程。
13 1291747 08997twH .doc/006 95-10-16 五、 中文發明摘要： 一種罩幕式唯讀記憶體的製造方法，此方法係提供一 基底，再於基底上形成摻雜導體層。接著，圖案化此摻雜 導體層以形成複數的條狀摻雜導體層，再以熱氧化法於基 底與條狀摻雜導體層上形成介電層，並同時於條狀摻雜導 體層下方之基底中形成複數個擴散區。然後，於介電層上 形成圖案化的導體層。 六、 英文發明摘要： 七、 指定代表圖： (一) 本案指定代表圖為：第1C圖。 (二) 本代表圖之元件符號簡單說明： 100:基底 106 :條狀摻雜導體層 108 :介電層 110 :擴散區 八、 本案若有化學式時，請揭示最能顯示發明特徵 的化學式：
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| US6607957B1 (en) * | 2002-07-31 | 2003-08-19 | Macronix International Co., Ltd. | Method for fabricating nitride read only memory |
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